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参数资料
| 型号： | ICS651MILFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/8页 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFFER 1:4 200MHZ 8-SOIC |
| 产品培训模块： | Clock Distibution and Generation 1.0 |
| 标准包装： | 2,500 |
| 系列： | ClockBlocks™ |
| 类型： | 扇出缓冲器（分配） |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:4 |
| 差分 - 输入:输出： | 无/无 |
| 输入： | 时钟 |
| 输出： | 时钟 |
| 频率 - 最大： | 200MHz |
| 电源电压： | 1.425 V ~ 2.625 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 带卷 (TR) |
| 其它名称： | 651MILFT |
ICS651
LOW SKEW 1 TO 4 CLOCK BUFFER
FAN OUT BUFFER
IDT LOW SKEW 1 TO 4 CLOCK BUFFER
2
ICS651
REV H 101111
Pin Assignment
Pin Descriptions
External Components
A minimum number of external components are required for proper operation. A decoupling capacitor of 0.01
μF
should be connected between VDD on pin 7 and GND on pin 6, as close to the device as possible. A 33
Ω series
terminating resistor may be used on each clock output if the trace is longer than 1 inch.
To achieve the low output skew that the ICS651 is capable of, careful attention must be paid to board layout.
Essentially, all four outputs must have identical terminations, identical loads and identical trace geometries. If they
do not, the output skew will be degraded. For example, using a 30
Ω series termination on one output (with 33Ω on
the others) will cause at least 15 ps of skew.
1
2
3
4
5
6
7
8
ICLK
Q1
Q2
Q3
Q4
OE
VDD
GND
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
ICLK
Input
Clock Input. 3.3 V tolerant input.
2
Q1
Output
Clock Output 1.
3
Q2
Output
Clock Output 2.
4
Q3
Output
Clock Output 3.
5
Q4
Output
Clock Output 4.
6
GND
Power
Connect to ground.
7
VDD
Power
Connect to +1.5 V or +2.5 V.
8
OE
Input
Output Enable. Tri-states outputs when low. Connect to VDD for normal operation.
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PDF描述 |
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