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参数资料
| 型号： | ICS670M-03ILFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 5/7页 |
| 文件大小： | 0K |
| 描述： | IC BUFFER/MULTIPLIER ZD 16-SOIC |
| 标准包装： | 2,500 |
| 系列： | ClockBlocks™ |
| 类型： | 时钟同步器，零延迟缓冲器 |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | CMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:1 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 210MHz |
| 除法器/乘法器： | 无/是 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 16-SOIC |
| 包装： | 带卷 (TR) |
| 其它名称： | 670M-03ILFT |
ICS670-03
LOW PHASE NOISE ZERO DELAY BUFFER AND MULTIPLIER
ZDB AND MULTIPLIER
IDT / ICS LOW PHASE NOISE ZERO DELAY BUFFER AND MULTIPLIER 5
ICS670-03
REV J 051310
Figure 1. Skew from ICLK to CLK2, with change in load capacitance (VDD = 3.3V)
Adjusting Input/Output Skew
The data in Figure 1 can be used to adjust individual circuit characteristics and achieve the minimum possible skew
between ICLK and CLK2. With a 125 MHz output, for example, having a total load capacitance of 15 pF will result
in nearly zero skew between ICLK and CLK2. Note that the load
capacitance includes board trace capacitance, input capacitance of the load being driven by the ICS670-03, and
any additional capacitors connected to CLK2.
Figure 2. Phase Noise at 125 MHz out, 25 MHz clock input (VDD = 3.3V)
-400
-300
-200
-100
0
100
200
300
25
50
75
100
125
150
CLK2 Frequency (MHz)
Skew
(p
s)
Skew (ps) 20 pF
Skew (ps) 10 pF
ICS670 Phase noise
-140
-120
-100
-80
-60
-40
-20
0
10.E+0
100.E+0
1.E+3
10.E+3
100.E+3
1.E+6
10.E+6
offset frequency
L
(f)
d
B
c
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