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参数资料
| 型号： | ICS673-01M |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 0.150 INCH, SOIC-16 |
| 文件页数： | 1/8页 |
| 文件大小： | 104K |
| 代理商： | ICS673-01M |
ICS673-01
MDS 673-01 F
1
Revision 040102
In tegr ated C i r cu i t S y st ems q 5 25 Ra ce Str eet, San Jose, C A 95 126 q tel ( 408) 2 95-9 800 q
w w w.ic s t .c o m
PLL BUILDING BLOCK
Description
The ICS673-01 is a low cost, high performance Phase
Locked Loop (PLL) designed for clock synthesis and
synchronization. Included on the chip are the phase
detector, charge pump, Voltage Controlled Oscillator
(VCO), and two output buffers. One output buffer is a
divide by two of the other. Through the use of external
reference and VCO dividers (easily implemented with
the ICS674-01), the user can customize the clock to
lock to a wide variety of input frequencies.
The ICS673-01 also has an output enable function that
puts both outputs into a high-impedance state. The
chip also has a power down feature which turns off the
entire device.
For applications that require low jitter or jitter
attenuations, see the MK2069. For a smaller package,
see the ICS663.
Features
Packaged in 16 pin SOIC
Access to VCO input and feedback paths of PLL
VCO operating range up to 135 MHz (5V)
Able to lock MHz range outputs to kHz range inputs
through the use of external dividers
Output Enable tri-states outputs
Low skew output clocks
Power Down turns off chip
VCO predivide of 1 or 4
25 mA output drive capability at TTL levels
Advanced, low power, sub-micron CMOS process
+3.3 V +5 V +10% operating voltage
Industrial temperature range available
Forms a complete PLL, using the ICS674-01
Block Diagram
REFIN
Phase/
Frequency
Detector
VCO
4
2
SEL
VCOIN
CHCP
UP
FBIN
DOWN
I
cp
I
cp
CLK2
VDD
MUX
1
0
External Feedback Divider
(such as the ICS674-01)
Clock Input
CAP
PD
(entire chip)
VDD
2
3
GND
CLK1
OE (both
outputs)
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PDF描述 |
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