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参数资料
| 型号： | ICS673-01MLF |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 0.150 INCH, SOIC-16 |
| 文件页数： | 6/8页 |
| 文件大小： | 104K |
| 代理商： | ICS673-01MLF |
PLL BUILDING BLOCK
MDS 673-01 F
6
Revision 040102
Int egrat ed C i rcuit Syste ms q 525 R a ce S t r eet, San Jose, CA 95126 q t e l (40 8 ) 295 -9800 q
w w w. icst . c om
ICS673-01
should be set to a vlue higher than the VCO input is
expected to run during normal operation. Typically, this
might be 0.5 V below VDD. Hysteresis should be
added to the circuit by connecting R4.
The CLK output frequency may be up to 2x the
maximum Output Clock Frequency listed in the AC
Electrical Characteristics above when the device is in
an unlocked condition. Make sure that the external
divider can operate up to this frequency.
Explanation of Operation
The ICS673-01 is a PLL building block circuit that
includes an integrated VCO with a wide operating
range. The device uses external PLL loop filter
components which through proper configuration allow
for low input clock reference frequencies, such as a
15.7 kHz Hsync input.
The phase/frequency detector compares the falling
edges of the clocks inputted to FBIN and REFIN. It then
generates an error signal to the charge pump, which
produces a charge proportional to this error. The
external loop filter integrates this charge, producing a
voltage that then controls the frequency of the VCO.
This process continues until the edges of FBIN are
aligned with the edges of the REFIN clock, at which
point the output frequency will be locked to the input
frequency.
Figure 1. Example Configuration -- Generating a 20 MHz clock from a 200 kHz reference.
ICS673-01
REFIN
+3.3 or 5 V
SEL
VDD
0.01
F
FBIN
200 kHz
100
Digital Divider
such as ICS674-01
GND
CLK2
CAP
20 MHz
VCOIN
C
1
R
Z
C
2
200 kHz
OE PD
40 MHz
CLK1
相关PDF资料 |
PDF描述 |
|---|---|
| ICS673-01M | PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| IDTQS74FCT2374CTQ8 | FCT SERIES, 8-BIT DRIVER, TRUE OUTPUT, PDSO20 |
| IDT74LVCHR16646APV8 | LVC/LCX/Z SERIES, DUAL 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PDSO56 |
| IDT74LVCHR16646APA8 | LVC/LCX/Z SERIES, DUAL 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PDSO56 |
| ICS853011AM | LOW SKEW CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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