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参数资料
| 型号： | ICS673M-01IT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 673 SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | 0.150 INCH, SOIC-16 |
| 文件页数： | 6/9页 |
| 文件大小： | 225K |
| 代理商： | ICS673M-01IT |
ICS673-01
PLL BUILDING BLOCK
IDT / ICS PLL BUILDING BLOCK
6
ICS673-01
REV Q 071906
The CLK output frequency may be up to 2x the maximum
Output Clock Frequency listed in the AC Electrical
Characteristics above when the device is in an unlocked
condition. Make sure that the external divider can operate
up to this frequency.
Explanation of Operation
The ICS673-01 is a PLL building block circuit that includes
an integrated VCO with a wide operating range. The device
uses external PLL loop filter components which through
proper configuration allow for low input clock reference
frequencies, such as a 15.7 kHz Hsync input.
The phase/frequency detector compares the falling edges of
the clocks inputted to FBIN and REFIN. It then generates an
error signal to the charge pump, which produces a charge
proportional to this error. The external loop filter integrates
this charge, producing a voltage that then controls the
frequency of the VCO. This process continues until the
edges of FBIN are aligned with the edges of the REFIN
clock, at which point the output frequency will be locked to
the input frequency.
Figure 3. Example Configuration -- Generating a 20 MHz clock from a 200 kHz reference.
Figure 2. Using an External Comparator
to Reset the VCO
CHGP
VCOIN
R
S
C
S
C
P
CAP
+
-
R
4
R
2
R
3
PD
ICS673-01
REFIN
+3.3 or 5 V
SEL
VDD
0.01 F
FBIN
200 kHz
100
Digital Divider
such as ICS674-01
GND
CLK2
CAP
20 MHz
VCOIN
C
S
R
S
C
P
200 kHz
OE PD
40 MHz
CLK1
CHGP
相关PDF资料 |
PDF描述 |
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