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参数资料
| 型号： | ICS674R-01ILF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/8页 |
| 文件大小： | 0K |
| 描述： | IC DIVIDER USER CONFIG 28-SSOP |
| 标准包装： | 48 |
| 类型： | 时钟除法器 |
| PLL： | 无 |
| 输入： | 时钟 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 235MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 28-QSOP |
| 包装： | 管件 |
| 其它名称： | 674R-01ILF |
ICS674-01
USER CONFIGURABLE DIVIDER
CLOCK DIVIDER
IDT / ICS USER CONFIGURABLE DIVIDER
6
ICS674-01
REV H 051310
AC Electrical Characteristics
VDD = 5 V, Ambient Temperature -40 to +85
° C, CLOAD at CLK = 15 pF, unless stated otherwise
1 The duty cycle of OUTA is dependent on the selected divide. This because OUTA goes low for 1 input clock
cycles on INA. For example, if a divide of 20 is selected, the duty cycle will be 90%. Simlarly, if PD=1 is selected for
OUTB, the duty cycle will be dependent on the selected divide. In this case, OUTB goes high for approximately 8
input clock cycles on INB.
Short Circuit Current
IOS
Each output
±70
mA
On-Chip Pull-up Resistor
RPU
A, B, S select pins
270
k
Input Capacitance
CIN
A, B, S select pins
5
pF
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Parameter
Symbol
Conditions
Min.
Typ.
Max. Units
Input Frequency, Divider A
fIN
3.3 V
0
135
MHz
Input Frequency, Divider B
3.3 V
0
180
MHz
Input Frequency, Divider A
5 V
0
200
MHz
Input Frequency, Divider B
5 V
0
235
MHz
Input Frequency, Divider A
(Industrial temperature)
fIN
at 3.3 V, +85
° C0
125
MHz
Input Frequency, Divider B
(Industrial temperature)
at 3.3 V, +85
° C0
170
MHz
Input Frequency, Divider A
(Industrial temperature)
at 5 V, +85
° C0
190
MHz
Input Frequency, Divider B
(Industrial temperature)
at 5 V, +85
° C0
220
MHz
Output Rise Time
tOR
20% to 80%
1.5
ns
Output Fall Time
tOF
80% to 20%
1.5
ns
OUTB Clock Duty Cycle1
tDC
at VDD/2
45
49 to 51
55
%
OUTB Clock Duty Cycle
odd post dividers
at VDD/2, except PD=1
40
60
%
OUTA Clock Duty Cycle1
at VDD/2
20
98.5
%
Peak-to-Peak Jitter
15 pF
400
ps
Cycle-to-Cycle Jitter
30 pF loads
300
ps
Propagation Delay,
Divider A
TPA
VDD = 3.3 V, +25
° C6.5
ns
VDD = 5.0 V, +25
° C4.5
ns
Propagation Delay,
Divider B + Post Divider
TPB
VDD = 3.3 V, +25
° C20
ns
VDD = 5.0 V, +25
° C13
ns
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PDF描述 |
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参数描述 |
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