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参数资料
| 型号： | ICS843156AKLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 3/20页 |
| 文件大小： | 0K |
| 描述： | IC CLK GENERATOR 32VFQFP |
| 标准包装： | 490 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟/频率合成器 |
| PLL： | 带旁路 |
| 输入： | 晶体 |
| 输出： | LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 156.25MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘 |
| 供应商设备封装： | 32-VFQFPN 裸露焊盘（4x4） |
| 包装： | 托盘 |
ICS843156AK REVISION B NOVEMBER 28, 2012
11
2012 Integrated Device Technology, Inc.
ICS843156 Data Sheet
CRYSTAL-TO-LVPECL CLOCK SYNTHESIZER
Termination for 3.3V LVPECL Outputs
The clock layout topology shown below is a typical termination for
LVPECL outputs. The two different layouts mentioned are
recommended only as guidelines.
The differential outputs are low impedance follower outputs that
generate ECL/LVPECL compatible outputs. Therefore, terminating
resistors (DC current path to ground) or current sources must be
used for functionality. These outputs are designed to drive 50
transmission lines. Matched impedance techniques should be used
to maximize operating frequency and minimize signal distortion.
Figures 4A and 4B show two different layouts which are
recommended only as guidelines. Other suitable clock layouts may
exist and it would be recommended that the board designers
simulate to guarantee compatibility across all printed circuit and clock
component process variations.
Figure 4A. 3.3V LVPECL Output Termination
Figure 4B. 3.3V LVPECL Output Termination
3.3V
V
CC - 2V
R1
50
Ω
R2
50
Ω
RTT
Z
o = 50Ω
Z
o = 50Ω
+
_
RTT =
* Z
o
1
((V
OH + VOL) / (VCC – 2)) – 2
3.3V
LVPECL
Input
R1
84
Ω
R2
84
Ω
3.3V
R3
125
Ω
R4
125
Ω
Z
o = 50Ω
Z
o = 50Ω
LVPECL
Input
3.3V
+
_
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