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参数资料
| 型号： | ICS843201AG-375LF |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 375 MHz, OTHER CLOCK GENERATOR, PDSO16 |
| 封装： | 4.40 X 5 MM, 0.92 MM HEIGHT, ROHS COMPLIANT, MO-153, TSSOP-16 |
| 文件页数： | 10/17页 |
| 文件大小： | 247K |
| 代理商： | ICS843201AG-375LF |
843201AG-375
www.icst.com/products/hiperclocks.html
REV. A MAY 19, 2006
2
Integrated
Circuit
Systems, Inc.
ICS843201-375
FEMTOCLOCKS CRYSTAL-TO-LVPECL
375MHZ FREQUENCY MARGINING SYNTHESIZER
PRELIMINARY
FUNCTIONAL DESCRIPTION
The ICS843201-375 features a fully integrated PLL and
therefore requires no external components for setting the
loop bandwidth. A 25MHz fundamental crystal is used as
the input to the on chip oscillator. The output of the oscillator
is fed into the pre-divider. In frequency margining mode, the
25MHz crystal frequency is divided by 2 and a 12.5MHz
reference frequency is applied to the phase detector. The
VCO of the PLL operates over a range of 700MHz to 800MHz.
The output of the M divider is also applied to the phase
detector. The default mode for the ICS843201-375 is a nomi-
nal 375MHz output. The nominal output frequency can be
changed by placing the device into the margining mode
using the mode pin and using the margin pin to change the
M feedback divider. Frequency margining mode operation
occurs when the MODE input is HIGH. The phase detector
and the M divider force the VCO output frequency to be M
times the reference frequency by adjusting the VCO control
voltage. The output of the VCO is scaled by an output divider
prior to being sent to the LVPECL output buffer. The divider
provides a 50% output duty cycle. The relationship between
the crystal input frequency, the M divider, the VCO frequency
and the output frequency is provided in Table 1. When chang-
ing back from frequency margining mode to nominal mode,
the device will return to the default nominal configuration
described above.
TABLE 1. FREQUENCY MARGIN FUNCTIONTABLE
E
D
O
MN
I
G
R
A
M)
z
H
M
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5
22
5
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2
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65
.
7
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70
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PDF描述 |
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