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参数资料
| 型号： | ICS844008BYI-15LF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 125 MHz, OTHER CLOCK GENERATOR, PQFP32 |
| 封装： | 7 X 7 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, MS-026BBA, LQFP-32 |
| 文件页数： | 14/14页 |
| 文件大小： | 262K |
| 代理商： | ICS844008BYI-15LF |
IDT / ICS LVDS FREQUENCY SYNTHESIZER
9
ICS844008BYI-15 REV. A AUGUST 14, 2007
ICS844008I-15
FEMTOCLOCKS CRYSTAL-TO-LVDS FREQUENCY SYNTHESIZER
FIGURE 3. TYPICAL LVDS DRIVER TERMINATION
3.3V LVDS DRIVER TERMINATION
A general LVDS interface is shown in Figure 3.
In a 100
Ω
differential transmission line environment, LVDS drivers require
a matched load termination of 100
Ω across near the receiver
input. For a multiple LVDS outputs buffer, if only partial outputs
are used, it is recommended to terminate the unused outputs.
R1
100
3.3V
100 Ohm Differential Transmission Line
3.3V
+
-
LVDS
FIGURE 4. ICS844008I-15 SCHEMATIC EXAMPLE
SCHEMATIC EXAMPLE
Figure 4 shows an example of 844008I-15 application schematic.
In this example, the device is operated at V
DD
=3.3V. The 18pF
parallel resonant 25MHz crystal is used. The C1 = 27pF and
C2 = 27pF are recommended for frequency accuracy. For
different board layout, the C1 and C2 may be slightly adjusted
for optimizing frequency accuracy. Two examples of LVDS for
receiver without built-in termination are shown in this schematic.
OE2
nQ
3
C6
0.1uF
X1
25MHz
Q4
Zo = 50 Ohm
RD2
1K
C9
0.1uF
Q3
Q1
nPLL_SEL
MR
RU1
1K
VDDA
Q5
18pF
VDD
C7
0.1uF
To Logic
Input
pins
Q5
Logic Control Input Examples
VDD
nQ1
RU2
Not Install
C8
0.1uF
Set Logic
Input to
'1'
VDD
nQ6
nQ
4
VDD=3.3V
Q6
nQ5
Alternate
LVDS
Termination
VDD
C2
27pF
RD1
Not Install
R4
50
R3
50
Q7
C3
0.01u
Q0
F_SEL
Zo = 50 Ohm
R1
10
nQ7
Q2
VDD
nQ0
Set Logic
Input to
'0'
C4
10uF
+
-
nQ5
OE1
nQ7
Zo = 50 Ohm
VDD
R2
100
+
-
C5
0.1uF
Zo = 50 Ohm
C1
27pF
nQ2
Q7
U1
ICS844008I-15
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
32
31
30
29
28
27
26
25
Q0
nQ0
VDD
Q1
nQ1
GND
Q2
nQ2
F_
S
E
L
Q3
nQ
3
VD
D
GN
D
Q4
nQ
4
MR
nQ5
Q5
GND
nQ6
Q6
VDD
nQ7
Q7
OE
1
XT
AL_
IN
XT
A
L
_
O
U
T
GN
D
OE
2
VD
D
nPL
L_S
EL
VD
D
A
To Logic
Input
pins
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