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参数资料
| 型号： | ICS844011AGILF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 113.33 MHz, OTHER CLOCK GENERATOR, PDSO8 |
| 封装： | 4.40 X 3 MM, 0.925 MM HEIGHT, ROHS COMPLIANT, MO-153, TSSOP-8 |
| 文件页数： | 7/10页 |
| 文件大小： | 152K |
| 代理商： | ICS844011AGILF |
844011AGI
www.icst.com/products/hiperclocks.html
REV. A APRIL 18, 2006
6
Integrated
Circuit
Systems, Inc.
ICS844011I
FEMTOCLOCKSCRYSTAL-TO- LVDS
CLOCK GENERATOR
PRELIMINARY
APPLICATION INFORMATION
Figure 2. CRYSTAL INPUt INTERFACE
CRYSTAL INPUT INTERFACE
The ICS844011I has been characterized with 18pF paral-
lel resonant crystals. The capacitor values, C1 and C2,
shown in Figure 2 below were determined using a
26.5625MHz, 18pF parallel resonant crystal and were cho-
sen to minimize the ppm error. The optimum C1 and C2
values can be slightly adjusted for different board layouts.
C1
33p
X1
18pF Parallel Crystal
C2
27p
XTAL_OUT
XTAL_IN
POWER SUPPLY FILTERING TECHNIQUES
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. The ICS844011I provides
separate power supplies to isolate any high switching
noise from the outputs to the internal PLL. V
DD and VDDA should
be
individually
connected
to
the
power
supply
plane through vias, and bypass capacitors should be
used for each pin. To achieve optimum jitter performance,
power supply isolation is required. Figure 1 illustrates how
a 10
Ω resistor along with a 10μF and a .01μF bypass
capacitor should be connected to each V
DDA pin.
FIGURE 1. POWER SUPPLY FILTERING
10
Ω
V
DDA
10
μF
.01
μF
3.3V or 2.5V
.01
μF
V
DD
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