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参数资料
| 型号： | ICS85104AGILF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/17页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:4 20-TSSOP |
| 产品培训模块： | PCI-Express |
| 特色产品： | HCSL Buffers |
| 标准包装： | 74 |
| 系列： | HiPerClockS™ |
| 类型： | 扇出缓冲器（分配），多路复用器 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:4 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | HCSL，LVCMOS，LVDS，LVHSTL，LVPECL，LVTTL，SSTL |
| 输出： | HCSL |
| 频率 - 最大： | 500MHz |
| 电源电压： | 2.97 V ~ 3.63 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 20-TSSOP |
| 包装： | 管件 |
| 其它名称： | 800-1151 800-1151-5 800-1151-ND 85104AGILF |
Low Skew, 1-to-4, Differential/LVCMOS-
to-0.7V HCSL Fanout Buffer
ICS85104I
DATA SHEET
ICS85104AGI REVISION A MAY 27, 2011
1
2011 Integrated Device Technology, Inc.
GENERAL DESCRIPTION
The ICS85104I is a low skew, high performance 1-to-4 Differ-
ential/LVCMOS-to-0.7V HCSL Fanout Buffer. The ICS85104I
has two selectable clock inputs. The CLK0, nCLK0 pair can
accept most standard differential input levels. The single-ended
CLK1 can accept LVCMOS or LVTTL input levels. The clock
enable is internally synchronized to eliminate runt clock pulses
on the outputs during asynchronous assertion/deassertion of
the clock enable pin.
Guaranteed output and part-to-part skew characteristics make
the ICS85104I ideal for those applications demanding well
defined performance and repeatability.
FEATURES
Four 0.7V differential HCSL outputs
Selectable differential CLK0, nCLK0 or LVCMOS inputs
CLK0, nCLK0 pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, HCSL
CLK1 can accept the following input levels:
LVCMOS or LVTTL
Maximum output frequency: 500MHz
Translates any single-ended input signal to 3.3V
HCSL levels with resistor bias on nCLK input
Output skew: 100ps (maximum)
Part-to-part skew: 600ps (maximum)
Propagation delay: 3.2ns (maximum)
Additive phase jitter, RMS: 0.22ps (typical)
3.3V operating supply
-40°C to 85°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
GND
CLK_EN
CLK_SEL
CLK0
nCLK0
CLK1
nc
IREF
VDD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q0
nQ0
VDD
Q1
nQ1
Q2
nQ2
VDD
Q3
nQ3
ICS85104I
20-Lead TSSOP
6.5mm x 4.4mm x 0.925mm Package Body
G Package
Top View
Q0
nQ0
Q1
nQ1
CLK_EN
CLK_SEL
IREF
CLK1
CLK0
nCLK0
D
LE
Q
0
1
Q2
nQ2
Q3
nQ3
Pulldown
Pullup
Pullup/Pulldown
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PDF描述 |
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参数描述 |
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