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参数资料
| 型号： | ICS8543BGLFT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 4.40 X 6.50 MM, 0.92 MM HEIGHT, LEAD FREE, MO-153, TSSOP-20 |
| 文件页数： | 1/14页 |
| 文件大小： | 214K |
| 代理商： | ICS8543BGLFT |
8543BG
www.icst.com/products/hiperclocks.html
REV. D JUNE 16, 2004
1
Integrated
Circuit
Systems, Inc.
ICS8543
LOW SKEW, 1-TO-4
DIFFERENTIAL-TO-LVDS FANOUT BUFFER
GENERAL DESCRIPTION
The ICS8543 is a low skew, high performance
1-to-4 Differential-to-LVDS Clock Fanout Buffer
and a member of the HiPerClockS family of
High Performance Clock Solutions from ICS.
Utilizing Low Voltage Differential Signaling
(LVDS) the ICS8543 provides a low power, low noise, solu-
tion for distributing clock signals over controlled impedances
of 100
. The ICS8543 has two selectable clock inputs. The
CLK, nCLK pair can accept most standard differential input
levels. The PCLK, nPCLK pair can accept LVPECL, CML, or
SSTL input levels. The clock enable is internally synchronized
to eliminate runt pulses on the outputs during asynchronous
assertion/deassertion of the clock enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS8543 ideal for those applications demanding
well defined performance and repeatability.
FEATURES
4 differential LVDS outputs
Selectable differential CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, SSTL, HCSL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency: 800MHz
Translates any single ended input signal to LVDS levels
with resistor bias on nCLK input
Output skew: 40ps (maximum)
Part-to-part skew: 500ps (maximum)
Propagation delay: 2.6ns (maximum)
3.3V operating supply
0°C to 70°C ambient operating temperature
Lead-Free package available
Industrial temperature information available upon request
BLOCK DIAGRAM
PIN ASSIGNMENT
ICS8543
20-Lead TSSOP
4.4mm x 6.5mm x 0.92mm body package
G Package
Top View
GND
CLK_EN
CLK_SEL
CLK
nCLK
PCLK
nPCLK
OE
GND
VDD
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
Q0
nQ0
VDD
Q1
nQ1
Q2
nQ2
GND
Q3
nQ3
HiPerClockS
ICS
OE
CLK
nCLK
PCLK
nPCLK
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
0
1
CLK_EN
CLK_SEL
D
Q
LE
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PDF描述 |
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