参数资料
型号: ICS8633AF-01
元件分类: 时钟及定时
英文描述: 8633 SERIES, PLL BASED CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封装: 5.30 X 10.20 MM, 1.75 MM HEIGHT, MO-150, SSOP-28
文件页数: 1/14页
文件大小: 187K
代理商: ICS8633AF-01
8633AF-01
www.icst.com/products/hiperclocks.html
REV. A JANUARY 26, 2006
1
Integrated
Circuit
Systems, Inc.
ICS8633-01
1-TO-3 DIFFERENTIAL-TO-3.3V LVPECL
ZERO DELAY BUFFER
GENERAL DESCRIPTION
The ICS8633-01 is a high performance 1-to-3
Differential-to-3.3V LVPECL Zero Delay Buffer
and a member of the HiPerClockS family of
High Performance Clock Solutions from ICS.
The ICS8633-01 has two selectable clock in-
puts. The CLKx, nCLKx pairs can accept most standard
differential input levels. Utilizing one of the outputs as feed-
back to the PLL, output frequencies up to 700MHz can be
regenerated with zero delay with respect to the input. Dual
reference clock inputs support redundant clock or multiple
reference applications.
BLOCK DIAGRAM
PIN ASSIGNMENT
FEATURES
Three differential 3.3V LVPECL outputs
Selectable differential clock inputs
CLKx, nCLKx pairs can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, HCSL, SSTL
Output frequency range: 31.25MHz to 700MHz
Input frequency range: 31.25MHz to 700MHz
VCO range: 250MHz to 700MHz
External feedback for “zero delay” clock regeneration
Cycle-to-cycle jitter: 25ps (maximum)
Output skew: 25ps (maximum)
PLL reference zero delay: 50ps ± 100ps
3.3V operating supply
0°C to 70°C ambient operating temperature
Industrial temperature information available upon request
Available in both standard and lead-free RoHs-compliant
packages
HiPerClockS
ICS
PLL_SEL
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
SEL0
SEL1
MR
0
1
PLL
0
1
÷4, ÷8
Q0
nQ0
Q1
nQ1
Q2
nQ2
ICS8633-01
28-Lead, 209-MIL SSOP
5.3mm x 10.2mm x 1.75mm body package
F Package
Top View
PLL_SEL
VCC
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
VCC
nFB_IN
FB_IN
VEE
VCCA
VEE
VCCO
Q2
nQ2
Q1
nQ1
Vcco
Q0
nQ0
VEE
1
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