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参数资料
| 型号： | ICS87002AG-02LFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/16页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN ZD 1:2 20-TSSOP |
| 标准包装： | 2,500 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟发生器，扇出配送，多路复用器，零延迟缓冲器 |
| PLL： | 带旁路 |
| 输入： | HCSL，HSTL，LVDS，LVPECL，SSTL |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:2 |
| 差分 - 输入:输出： | 是/无 |
| 频率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 20-TSSOP |
| 包装： | 带卷 (TR) |
| 其它名称： | 87002AG-02LFT |
DATA SHEET
ICS87002AG-02 REVISION C AUGUST 9, 2010
1
2010 Integrated Device Technology, Inc.
1:2, Differential-to-LVCMOS/LVTTL
Zero Delay Clock Generator
ICS87002-02
General Description
The ICS87002-02 is a highly versatile 1:2 Differential-to-
LVCMOS/LVTTL Clock Generator. The ICS87002-02 has a
differential clock input. The CLK, nCLK pair can accept most
standard differential input levels. Internal bias on the nCLK input
allows the CLK input to accept LVCMOS/LVTTL. The ICS87002-02
has a fully integrated PLL and can be configured as zero delay
buffer, multiplier or divider and has an input and output frequency
range of 15.625MHz to 250MHz. The reference divider, feedback
divider and output divider are each programmable, thereby allowing
for the following output-to-input frequency ratios: 8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8. The external feedback allows the device to achieve
“zero delay” between the input clock and the output clocks. The
PLL_SEL pin can be used to bypass the PLL for system test and
debug purposes. In bypass mode, the reference clock is routed
around the PLL and into the internal output dividers.
Features
Two LVCMOS/LVTTL outputs, 7 typical output impedance
CLK, nCLK pair can accept the following differential
input levels: LVPECL, LVDS, HSTL, HCSL, SSTL
Internal bias on nCLK to support LVCMOS/LVTTL levels on CLK
input
Output frequency range: 15.625MHz to 250MHz
Input frequency range: 15.625MHz to 250MHz
VCO range: 250MHz to 500MHz
External feedback for “zero delay” clock regeneration
with configurable frequencies
Programmable dividers allow for the following output-to-input
frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8
Fully integrated PLL
Cycle-to-cycle jitter: 45ps (maximum)
Output skew: 35ps (maximum)
Static phase offset: -10ps ± 150ps (3.3V ± 5%)
Full 3.3V or 2.5V operating supply
5V tolerant inputs
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
Industrial temperature information available upon request
1
2
3
4
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6
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8
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19
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16
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12
11
CLK
VDD
SEL3
SEL2
SEL1
SEL0
VDDO
Q0
GND
nCLK
VDDO
Q1
GND
VDDO
nc
MR
FB_IN
PLL_SEL
VDDA
GND
ICS87002-02
20-Lead TSSOP
6.50mm x 4.40mm x 0.925mm package body
G Package
Top View
Block Diagram
0
1
Q0
Q1
PLL_SEL
FB_IN
SEL0
SEL1
SEL2
SEL3
MR
CLK
nCLK
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
÷2, ÷4, ÷8, ÷16
÷32, ÷64, ÷128
Pullup/Pulldown
Pulldown
Pullup
Pulldown
Pin Assignment
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PDF描述 |
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