参数资料
型号: ICS87008AGILF
厂商: IDT, Integrated Device Technology Inc
文件页数: 3/16页
文件大小: 0K
描述: IC CLK GENERATOR ZD 1:8 24-TSSOP
标准包装: 62
系列: HiPerClockS™
类型: 时钟发生器,扇出配送,多路复用器
PLL:
输入: HCSL,LVCMOS,LVDS,LVHSTL,LVPECL,LVTTL,SSTL
输出: LVCMOS,LVTTL
电路数: 1
比率 - 输入:输出: 2:8
差分 - 输入:输出: 是/无
频率 - 最大: 250MHz
除法器/乘法器: 是/无
电源电压: 2.375 V ~ 3.465 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 24-TSSOP(0.173",4.40mm 宽)
供应商设备封装: 24-TSSOP
包装: 管件
产品目录页面: 1250 (CN2011-ZH PDF)
其它名称: 800-1193
800-1193-5
800-1193-ND
87008AGILF
87008AGI
www.idt.com
REV. B JULY 31, 2010
11
ICS87008I
LOW SKEW, 1-TO-8
DIFFERENTIAL-TO-LVCMOS/LVTTL CLOCK GENERATOR
FIGURE 2C. CLK/NCLK INPUT DRIVEN BY
3.3V LVPECL DRIVER
FIGURE 2B. CLK/NCLK INPUT DRIVEN BY
3.3V LVPECL DRIVER
FIGURE 2D. CLK/NCLK INPUT DRIVEN BY
3.3V LVDS DRIVER
3.3V
R1
50
R3
50
Zo = 50 Ohm
LVPECL
Zo = 50 Ohm
HiPerClockS
CLK
nCLK
3.3V
Input
R2
50
Zo = 50 Ohm
Input
HiPerClockS
CLK
nCLK
3.3V
R3
125
R2
84
Zo = 50 Ohm
3.3V
R4
125
LVPECL
R1
84
3.3V
DIFFERENTIAL CLOCK INPUT INTERFACE
The CLK /nCLK accepts LVDS, LVPECL, LVHSTL, SSTL, HCSL
and other differential signals. Both V
SWING and VOH must meet
the V
PP and VCMR input requirements. Figures 2A to 2E show
interface examples for the CLK/nCLK input driven by the most
common driver types. The input interfaces suggested here are
FIGURE 2A. CLK/NCLK INPUT DRIVEN BY
LVHSTL DRIVER
examples only. Please consult with the vendor of the driver
component to confirm the driver termination requirements. For
example in Figure 2A, the input termination applies for LVHSTL
drivers. If you are using an LVHSTL driver from another ven-
dor, use their termination recommendation.
1.8V
R2
50
Input
LVHSTL Driver
ICS
HiPerClockS
R1
50
LVHSTL
3.3V
Zo = 50 Ohm
HiPerClockS
CLK
nCLK
FIGURE 2E. CLK/NCLK INPUT DRIVEN BY
3.3V LVPECL DRIVER WITH AC COUPLE
Zo = 50 Ohm
R3
125
HiPerClockS
CLK
nCLK
3.3V
R5
100 - 200
3.3V
R2
84
3.3V
R6
100 - 200
Input
R5,R6 locate near the driver pin.
Zo = 50 Ohm
R1
84
R4
125
C2
LVPECL
C1
Zo = 50 Ohm
R1
100
3.3V
LVDS_Driv er
Zo = 50 Ohm
Receiv er
CLK
nCLK
3.3V
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