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参数资料
| 型号： | ICS8701AY-01LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/11页 |
| 文件大小： | 0K |
| 描述： | IC CLK GEN POLARITY CTRL 48-LQFP |
| 标准包装： | 250 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟发生器，扇出配送，多路复用器 |
| PLL： | 无 |
| 输入： | LVCMOS，LVTTL |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:20 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 托盘 |
| 其它名称： | 8701AY-01LF |
Low Skew, ÷1, ÷2 LVCMOS/ LVTTL
Clock Generator w/PolarIity Control
ICS8701-01
ICS8701AY-01 REVISION E MARCH 2, 2010
1
2010 Integrated Device Technology, Inc.
GENERAL DESCRIPTION
The ICS8701-01 is a low skew,
÷1, ÷2 LVCMOS/
LVTTL Clock Generator.
The low impedance
LVCMOS outputs are designed to drive 50
Ω series
or parallel terminated transmission lines. The effec-
tive fanout can be increased from 20 to 40 by utilizing
the ability of the outputs to drive two series terminated lines.
The divide select inputs, DIV_SELx, control the output frequency
of each bank. The outputs can be utilized in the ÷1, ÷2 or a combi-
nation of ÷1 and ÷2 modes. The master reset/output enable input,
nMR/OE, resets the internal dividers and controls the active and
high impedance states of all outputs. The output polarity inputs,
INV0:1, control the polarity (inverting or non-inverting) of the out-
puts of each bank. Outputs QA0:QA4 are inverting for every com-
bination of the INV0:1 input. The timing relationship between the
inverting and non-inverting outputs at different frequencies is
shown in the Timing Diagrams.
The ICS8701-01 is characterized at 3.3V and mixed 3.3V input
supply, and 2.5V output supply operating modes. Guaranteed
bank, output and part-to-part skew characteristics make the
ICS8701-01 ideal for those clock distribution applications demand-
ing well defined performance and repeatability.
FEATURES
Twenty LVCMOS/LVTTL outputs, 7
Ω typical output impedance
One LVCMOS/LVTTL clock input
Maximum output frequency: 250MHz
Selectable inverting and non-inverting outputs
Bank enable logic allows unused banks to be
disabled in reduced fanout applications
Output skew: 300ps (maximum)
Part-to-part skew: 700ps (maximum)
Bank skew: 250ps (maximum)
Multiple frequency skew: 350ps (maximum)
3.3V or mixed 3.3V input, 2.5V output operating supply
0°C to 70°C ambient operating temperature
Available in both standard (RoHS 5) and lead-free (RoHS 6)
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
HiPerClockS
ICS
DIV_SELA
DIV_SELB
DIV_SELC
DIV_SELD
nMR/OE
INV0
INV1
QA0:QA4
QB0:QB4
QC0:QC4
QD0:QD4
CLK
1
0
÷1
÷2
1
0
1
0
1
0
Output
Polarity
Control
48 47 46 45 44 43 42 41 40 39 38 37
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
QC3
VDDOC
QC4
QD0
VDDOD
QD1
GND
QD2
GND
QD3
VDDOD
QD4
QB1
VDDOB
QB0
QA4
VDDOA
QA3
GND
QA2
GND
QA1
VDDOA
QA0
DIV_SELA
DIV_SELB
CLK
GND
V
DD
INV0
GND
INV1
V
DD
nMR/OE
DIV_SELC
DIV_SELD
GND
QB2
GND
QB3
V
DDOB
QB4
QC0
V
DDOC
QC1
GND
QC2
GND
48-Pin LQFP
7mm x 7mm x 1.4mm package body
Y Package
Top View
ICS8701-01
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PDF描述 |
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