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参数资料
| 型号： | ICS87159AGLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/17页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK GEN 1-8 LVCMOS 56-TSSOP |
| 标准包装： | 34 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟发生器 |
| PLL： | 无 |
| 输入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 输出： | HCSL，LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:9 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 600MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 56-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 56-TSSOP |
| 包装： | 管件 |
| 其它名称： | 800-1966-5 87159AGLF ICS87159AGLF-ND |
87159AG
www.idt.com
REV. B JULY 25, 2010
ICS87159
1-TO-8 LVPECL-TO-HCSL
÷1, ÷2, ÷4 CLOCK GENERATOR
1
GENERAL DESCRIPTION
The ICS87159 is a high performance 1-to-8 Differential-to-
HCSL/LVCMOS Clock Generator. The ICS87159 has one
differential input (which can accept LVDS, LVPECL,
LVHSTL, SSTL, HCSL), eight differential HCSL output pairs
and two complementary LVCMOS/LVTTL outputs.
The
eight HCSL output pairs can be configured for divide-by-1, 2,
and 4 or high impedance by use of select pins. The two
complementary LVCMOS/LVTTL outputs can be configured
for divide by 2, divide by 4, high impedance, or driven low for
low power operation.
The primary use of the ICS87159 is in *Intel E8870
chipsets that use *Intel Pentium 4 processors. The
ICS87159 converts the differential clock from the main
system clock into HCSL clocks used by *Intel Pentium 4
processors. However, the ICS87159 is a highly flexible,
general purpose device that operates up to 600MHz and
can be used in any situation where Differential-to-HCSL
translation is required.
FEATURES
Eight HCSL outputs
Two LVCMOS outputs
LVPECL clock input pair
PCLK, nPCLK supports the following input types:
LVDS, LVPECL, LVHSTL, SSTL, HCSL
Maximum output frequency: 600MHz
Output skew: 110ps (maximum)
Propagation delay: 3.6ns (maximum)
3.3V operating supply
0°C to 85°C ambient operating temperature
Industrial temperature information available upon request
Available in both standard and lead-free RoHS compliant
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
GND_H
VDD_H
GND
VDD
VDD_R
PCLK
nPCLK
GND_R
VDD_M
MREF
nMREF
GND_M
VDD
GND
VDD_L
VDD
GND_L
SEL_T
MULT_0
MULT_1
VDD_L
GND_L
SEL_A
SEL_B
SEL_U
PWR_DWN#
VDD_H
GND_H
HOST_P1
HOST_N1
VDD
GND_H
VDD_H
HOST_P2
HOST_N2
GND_H
HOST_P3
HOST_N3
VDD_H
HOST_P4
HOST_N4
GND_H
HOST_P5
HOST_N5
VDD_H
HOST_P6
HOST_N6
GND_H
HOST_P7
HOST_N7
VDD_H
IREF
GND_I
VDD_I
HOST_P8
HOST_N8
56-Lead TSSOP
6.1mm x 14.0mm x .92mm body package
G Package
Top View
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V
DD
HOST_P6
HOST_N6
GND_H
V
DD
HOST_P8
HOST_N8
GND_H
V
DD
HOST_P2
HOST_N2
GND_H
V
DD
HOST_P7
HOST_N7
GND_H
V
DD
HOST_P1
HOST_N1
GND_H
V
DD
HOST_P3
HOST_N3
GND_H
V
DD
HOST_P4
HOST_N4
GND_H
V
DD
HOST_P5
HOST_N5
GND_H
V
DD
MREF
nMREF
GND_H
CURRENT
ADJUST
÷1
÷2
÷4
MULT_0
MULT_1
IREF
PWR_DWN#
SEL_T
PCLK
nPCLK
SEL_A
SEL_B
SEL_U
DIVIDER
CONTROL
▲
-
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÷4
÷1
÷2
÷4
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