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参数资料
| 型号： | ICS873033AGLF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 873033 SERIES, LOW SKEW CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO8 |
| 封装： | 3 X 3 MM, 0.95 MM HEIGHT, ROHS COMPLIANT, MO-187, TSSOP-8 |
| 文件页数： | 16/17页 |
| 文件大小： | 1038K |
| 代理商： | ICS873033AGLF |
873033AM
8
REV. A DECEMBER 19, 2007
ICS873033
HIGH SPEED, ÷4 DIFFERENTIAL-TO-
3.3V, 5V LVPECL/ECL CLOCK GENERATOR
APPLICATION INFORMATION
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
VCC
R2
1K
V_REF
C1
0.1u
R1
1K
Single Ended Clock Input
PCLK
nPCLK
Figure 2 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
CC/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
CC = 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
Figure 3 shows an example of the differential input that can be
wired to accept single ended levels. The reference voltage level
V
BB generated from the device is connected to the negative
FIGURE 3. SINGLE ENDED LVPECL SIGNAL DRIVING
DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
input. The C1 capacitor should be located as close as possible
to the input pin.
PCLK
nPCLK
VBB
C1
0.1u
CLK_IN
VCC
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