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参数资料
| 型号： | ICS8731CY-01LFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/17页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK ULT/ZD BUFFER 48-LQFP |
| 标准包装： | 1,000 |
| 系列： | HiPerClockS™ |
| 类型： | 时钟倍频器，零延迟缓冲器 |
| PLL： | 带旁路 |
| 输入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 输出： | LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:11 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 700MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-TQFP（7x7） |
| 包装： | 带卷 (TR) |
| 其它名称： | 8731CY-01LFT |
8731CY-01
www.idt.com
REV. B JULY 27, 2010
1
ICS8731-01
LOW SKEW, 1-TO-11 DIFFERENTIAL-TO-3.3V LVPECL
CLOCK MULTIPLIER / ZERO DELAY BUFFER
BLOCK DIAGRAM
PIN ASSIGNMENT
FEATURES
Eleven differential 3.3V LVPECL outputs
Differential reference clock input pair
REF_CLK, nREF_CLK pair can accept the following
differential input levels: LVPECL, LVDS, LVHSTL, SSTL,
HCSL
Maximum output frequency: 700MHz
Maximum reference clock input frequency: 200MHz
VCO range: 250MHz - 700MHz
Accepts any single-ended input signal with a resistor bias
on nCLK input
External feedback for zero delay capabilitiy
Output skew: 70ps (maximum)
Cycle-to-cycle jitter: 65ps (maximum)
Full 3.3V operating supply
0°C to 70°C ambient operating temperature
Available in both standard and lead-free RoHS compliant
packages
48 47 46 45 44 43 42 41 40 39 38 37
13 14 15 16 17 18 19 20 21 22 23 24
1
2
3
4
5
6
7
8
9
10
11
12
36
35
34
33
32
31
30
29
28
27
26
25
MR
VCCO
Q8
nQ8
Q9
nQ9
VEE
Q10/FB_OUT
nQ10/nFB_OUT
VCCO
FB_IN
nFB_IN
VCCO
nQ3
Q3
nQ2
Q2
VEE
nQ1
Q1
nQ0
Q0
VCCO
nc
DIV_SEL2
DIV_SEL1
DIV_SEL0
V
CCA
V
EE
REF_CLK
nREF_CLK
FB_SEL1
FB_SEL0
V
CC
V
EE
nc
PLL_SEL
V
CCO
Q4
nQ4
Q5
nQ5
V
EE
Q6
nQ6
Q7
nQ7
V
CCO
48-Lead LQFP
7mm x 7mm x 1.4mm package body
Y Package
Top View
GENERAL DESCRIPTION
The
ICS8731-01
is
a
low
voltage,
low
skew,
1-to-11 Differential-to-3.3V LVPECL Clock Multiplier/Zero
Delay Buffer. With output frequencies up to 700MHz the
ICS8731-01 is targeted at high performance clock
applications. Along with a fully integrated PLL the ICS8731-
01 contains frequency configurable, differential outputs
and external feedback inputs for multiplying clock
frequencies and regenerating clocks with “zero delay”.
Frequency multiplication is achieved by utilizing the
separate feedback and clock output dividers. The value of
the multiplier is determined by the ratio of the feedback
divider, M, to the output divider,N. For multiplier values
greater than 1, M must be greater than N. For multiplier
values less than 1,M must be less than N. The zero delay
mode is achieved with M and N at equal values. The divide
values of the clock and feedback outputs are controlled by
the DIV_SEL0:2 and FB_SEL0:1 inputs, respectively. The
ICS8731-01 accepts any differential signal and translates
it to differential 3.3V LVPECL output levels.
ICS8731-01
PLL
0
1
÷2
÷4
÷6
÷8
÷1
÷2
÷4
÷6
÷8
Q0:Q9
nQ0:nQ9
Q10/FB_OUT
nQ10/nFB_OUT
100
000
001
010
011
00
01
10
11
DIV_SEL0
DIV_SEL1
DIV_SEL2
REF_CLK
nREF_CLK
FB_IN
nFB_IN
PLL_SEL
MR
FB_SEL1
FB_SEL0
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