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参数资料
| 型号： | ICS87339AMI-11LFT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 87339 SERIES, LOW SKEW CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 7.50 X 12.80 MM, 2.25 MM HEIGHT, ROHS COMPLIANT, MO-119, MS-013, SOIC-20 |
| 文件页数： | 1/14页 |
| 文件大小： | 654K |
| 代理商： | ICS87339AMI-11LFT |
87339AGI-11
1
REV. A
March 3, 2009
ICS87339I-11
LOW SKEW,
÷2/4,÷4/5/6,
DIFFERENTIAL-TO-3.3V LVPECL CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS87339I-11 is a low skew, high perfor-
mance Differential-to-3.3V LVPECL Clock Gen-
erator/Divider and a member of the HiPerClockS
family of High Performance Clock Solutions
from IDT. The ICS87339I-11 has one differen-
tial clock input pair. The CLK, nCLK pair can accept most
standard differential input levels. The clock enable is
internally synchronized to eliminate runt pulses on the
outputs during asynchronous assertion/deassertion of the
clock enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS87339I-11 ideal for clock distribution applica-
tions demanding well defined performance and repeatability.
FEATURES
Dual ÷2, ÷4 differential 3.3V LVPECL outputs;
Dual ÷4, ÷5, ÷6 differential 3.3V LVPECL outputs
One differential CLK, nCLK input pair
CLK, nCLK pair can accept the following differential
input levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
Maximum clock input frequency: 1GHz
Translates any single ended input signal (LVCMOS, LVTTL,
GTL) to LVPECL levels with resistor bias on nCLK input
Output skew: 35ps (maximum)
Part-to-part skew: 385ps (maximum)
Bank skew: Bank A - 20ps (maximum)
Bank B - 20ps (maximum)
Propagation delay: 2.1ns (maximum)
LVPECL mode operating voltage supply range:
V
CC = 3V to 3.6V, VEE = 0V
Available in both standard (RoHS5) and lead-free (RoHS 6)
packages
BLOCK DIAGRAM
PIN ASSIGNMENT
ICS87339I-11
20-Lead TSSOP
6.50mm x 4.40mm x 0.92 package body
G Package
Top View
20-Lead SOIC, 300MIL
7.5mm x 12.8mm x 2.25mm package body
M Package
Top View
VCC
nCLK_EN
DIV_SELB0
CLK
nCLK
RESERVED
MR
VCC
DIV_SELB1
DIV_SELA
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
VCC
QA0
nQA0
QA1
nQA1
QB0
nQB0
QB1
nQB1
VEE
HiPerClockS
ICS
QA0
nQA0
QA1
nQA1
D
Q
LE
DIV_SELA
nCLK_EN
CLK
nCLK
MR
DIV_SELB0
DIV_SELB1
QB0
nQB0
QB1
nQB1
÷2, ÷4
R
÷4, ÷5, ÷6
相关PDF资料 |
PDF描述 |
|---|---|
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