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参数资料
型号： ICS8733BY-01T
元件分类： 时钟及定时
英文描述： PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封装： 7 X 7 MM, 1.40 MM HEIGHT, MS-026, LQFP-32
文件页数： 4/18页
文件大小： 205K
代理商： ICS8733BY-01T
8733BY-01
www.icst.com/products/hipercocks.html
REV. A JANUARY 17, 2002
12
Integrated
Circuit
Systems, Inc.
ICS8733-01
700MHZ FORWARD ERROR CORRECTION
DIFFERENTIAL-TO-3.3V LVPECL CLOCK GENERATOR
PRELIMINARY
The schematic of the ICS8733-01 layout example used in this layout guideline is shown in
Figure 11A. The ICS8733-01 recom-
mended PCB board layout for this example is shown in
Figure 11B. This layout example is used as a general guideline. The layout in
the actual system will depend on the selected component types, the density of the components, the density of the traces, and the
stacking of the P.C. board.
LAYOUT GUIDELINE
FIGURE 11A - SCHEMATIC OF RECOMMENDED LAYOUT
C1
0.1uF
DIV_SEL[1:0]=01
RU3
1K
TEST_EN
RU5
SP
RD7
1K
TL2
Zo = 50 Ohm
FEC_MSEL
3.3V LVPECL
Fin = 155.52 MHz
VCC
VCCO=3.3V
VCC
FOUT0
R1
50
R7
10
nCLK
TEST_SEL
RD6
SP
C3
0.1uF
TEST_EN
RU1
SP
RU7
SP
(U1-29)
R3
50
VCCA
FEC_MSEL
R3
50
C15
0.1u
FEC_MSEL=0 (Divide by 15)
C2
0.1uF
R1
50
DIV_SEL0
RD4
1K
V
CCO
DIV_SEL0
R2
50
TEST_SEL
SP = Space (i.e. not intstalled)
U2
8733-01
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
32
31
30
29
28
27
26
25
NC
FEC_NSEL
FEC_MSEL
VEE
TEST_SEL
TEST_EN
VEE
T
EST
VC
C
FO
U
T
1
nF
O
U
T
1
V
CCO
FO
U
T
0
nF
O
U
T
0
VEE
MR
NC
DIV_SEL1
DIV_SEL0
VCCA
nREF_CLK
REF_CLK
NC
VC
C
VC
C
PL
L
_
SEL
NC
FEC_NSEL=0 (Divide by 14)
See Data Sheet for other
configurations
nFOUT0
Fin = 155.52 MHz
TL1
Zo = 50 Ohm
VCC=3.3V
3.3V
IN+
RD1
1K
IN-
RD2
1K
VCC
C12
0.01u
In this example:
C11
0.01u
(U1-10)
RU6
1K
RU2
SP
Bypass capacitor located near
the power pins
PLL_SEL
R2
50
RU4
SP
Fout = Fin x (15/14)
PL
L
_
SEL
Zo = 50 Ohm
Fout = 166.63 MHz
DIV_SEL1
C16
10u
RD5
1K
Fout = 166.63 MHz
CLK
Zo = 50 Ohm
RD3
SP
FEC_NSEL
(U1-28)
DIV_SEL1
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PDF描述
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