参数资料
型号: ICS8735AY-31LFT
厂商: INTEGRATED DEVICE TECHNOLOGY INC
元件分类: 时钟及定时
英文描述: 8735 SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32
封装: 7 X 7 MM, 1.40 MM HEIGHT, ROHS COMPLIANT, MS-026, LQFP-32
文件页数: 2/16页
文件大小: 198K
代理商: ICS8735AY-31LFT
8735AY-31
www.icst.com/products/hiperclocks.html
REV. A APRIL 4, 2005
10
Integrated
Circuit
Systems, Inc.
ICS8735-31
1:5 DIFFERENTIAL-TO-3.3V LVPECL
ZERO DELAY CLOCK GENERATOR
FIGURE 5A. ICS8735-31 LVPECL ZERO DELAY BUFFER SCHEMATIC EXAMPLE
LAYOUT GUIDELINE
The schematic of the ICS8735-31 layout example is shown in
Figure 5A. The ICS8735-31 recommended PCB board layout
for this example is shown in
Figure 5B. This layout example is
used as a general guideline. The layout in the actual system will
depend on the selected component types, the density of the
components, the density of the traces, and the stacking of the
P.C. board.
CLK_SEL
C4
0.1uF
C2
0.1uF
Zo = 50 Ohm
3.3V PECL Driv er
SEL0
(155.52 MHz)
R7
10
R6
50
C1
0.1uF
Output
Termination
Example
Zo = 50 Ohm
R3
50
VCCO=3.3V
SEL2
(U1-17)
(77.76 MHz)
SEL2
SEL1
VCCO
RU4
1K
SEL[3:0] = 0101,
Divide by 2
Bypass capacitor located near the power pins
C16
10u
(U1-9)
R10
50
(U1-32)
RU6
1K
VCC
SEL0
3.3V
VCC
(U1-16)
VCC
SEL1
CLK_SEL
C6
0.1uF
(U1-25)
C5
0.1uF
(U1-24)
R4
50
RU7
SP
RU3
1K
SP = Space (i.e. not intstalled)
R5
50
RU5
SP
PL
L
_
SEL
U1
8735-31
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
23
24
32
31
30
29
28
27
26
25
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
VC
C
nF
B
_I
N
FB
_
IN
SEL
2
VEE
nQ
0
Q0
V
CCO
VCCO
nQ1
Q1
nQ2
Q2
nQ3
Q3
VCCO
VC
C
PL
L
_
SEL
VC
C
A
SEL
3
VEE
Q4
nQ
4
V
CCO
PLL_SEL
RD3
SP
R9
50
SEL
3
R8
50
C11
0.01u
RD2
1K
Zo = 50 Ohm
RD4
SP
VCCO
VCC=3.3V
R1
50
RD7
1K
SEL3
LVPECL_input
+
-
VCCA
C7
0.1uF
RU2
SP
RD5
1K
Zo = 50 Ohm
VCC
R2
50
RD6
SP
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PDF描述
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