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参数资料
| 型号： | ICS8735AYI-31 |
| 元件分类： | 时钟及定时 |
| 英文描述： | 8735 SERIES, PLL BASED CLOCK DRIVER, 5 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32 |
| 封装： | 7 X 7 MM, 1.40 MM HEIGHT, LQFP-32 |
| 文件页数： | 1/16页 |
| 文件大小： | 185K |
| 代理商： | ICS8735AYI-31 |
8735AYI-31
www.icst.com/products/hiperclocks.html
REV. A APRIL 4, 2005
1
Integrated
Circuit
Systems, Inc.
ICS8735I-31
1:5 DIFFERENTIAL-TO-3.3V LVPECL
ZERO DELAY CLOCK GENERATOR
GENERAL DESCRIPTION
The ICS8735I-31 is a highly versatile 1:5 Differ-
ential-to-3.3V LVPECL Clock Generator and a
member of the HiPerClockS family of High Per-
for mance Clock Solutions from ICS. The
ICS8735I-31 has a fully integrated PLL and can
be configured as zero delay buffer, multiplier or divider, and
has an output frequency range of 15.625MHz to 350MHz. The
reference divider, feedback divider and output divider are each
programmable, thereby allowing for the following output-to-
input frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8. The
external feedback allows the device to achieve “zero delay”
between the input clock and the output clocks. The PLL_SEL
pin can be used to bypass the PLL for system test and debug
purposes. In bypass mode, the reference clock is routed
around the PLL and into the internal output dividers.
FEATURES
5 differential 3.3V LVPECL outputs
Selectable differential clock inputs
CLKx, nCLKx pair can accept the following differential
input levels: LVPECL, LVDS, LVHSTL, SSTL, HCSL
Output frequency range: 15.625MHz to 350MHz
Input frequency range: 15.625MHz to 350MHz
VCO range: 250MHz to 700MHz
Programmable dividers allow for the following output-to-input
frequency ratios: 8:1, 4:1, 2:1, 1:1, 1:2, 1:4, 1:8
External feedback for “zero delay” clock regeneration
with configurable frequencies
Cycle-to-cycle jitter: 60ps (maximum)
Output skew: 35ps (maximum)
Static phase offset: 55ps ± 125ps
3.3V supply voltage
-40°C to 85°C ambient operating temperature
Lead-Free package fully RoHS compliant
HiPerClockS
ICS
BLOCK DIAGRAM
PIN ASSIGNMENT
32-Lead LQFP
7mm x 7mm x 1.4mm package body
Y Package
Top View
32 31 30 29 28 27 26 25
9
10 11 12 13 14 15 16
1
2
3
4
5
6
7
8
24
23
22
21
20
19
18
17
VCCO
Q3
nQ3
Q2
nQ2
Q1
nQ1
VCCO
SEL0
SEL1
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
MR
V
CCO
Q0
nQ0
V
EE
SEL2
FB_IN
nFB_IN
V
CC
V
CCO
nQ4
Q4
V
EE
SEL3
V
CCA
PLL_SEL
V
CC
ICS8735I-31
PLL_SEL
CLK0
nCLK0
CLK1
nCLK1
CLK_SEL
FB_IN
nFB_IN
SEL0
SEL1
SEL2
SEL3
MR
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
Q4
nQ4
0
1
PLL
8:1, 4:1, 2:1, 1:1,
1:2, 1:4, 1:8
0
1
÷2, ÷4, ÷8, ÷16,
÷32
, ÷64, ÷128
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