参数资料
型号: ICS8737AG-11LF
厂商: IDT, Integrated Device Technology Inc
文件页数: 2/17页
文件大小: 0K
描述: IC CLK BUFF DVDR MUX 2:2 20TSSOP
标准包装: 74
系列: HiPerClockS™
类型: 扇出缓冲器(分配),除法器,多路复用器
电路数: 1
比率 - 输入:输出: 2:2
差分 - 输入:输出: 是/是
输入: CML,HCSL,LVDS,LVHSTL,LVPECL,SSTL
输出: LVPECL
频率 - 最大: 650MHz
电源电压: 3.135 V ~ 3.465 V
工作温度: 0°C ~ 70°C
安装类型: 表面贴装
封装/外壳: 20-TSSOP(0.173",4.40mm 宽)
供应商设备封装: 20-TSSOP
包装: 管件
其它名称: 800-1210
800-1210-5
800-1210-ND
8737AG-11LF
8737AG-11
www.idt.com
REV. C AUGUST 9, 2010
10
ICS8737-11
LOW SKEW,
÷÷÷÷÷1/÷÷÷÷÷2
DIFFERENTIAL-TO- 3.3V LVPECL CLOCK GENERATOR
LVPECL CLOCK INPUT INTERFACE
The PCLK /nPCLK accepts LVPECL, CML, SSTL and other
differential signals. Both V
SWING and VOH must meet the VPP and
V
CMR input requirements. Figures 5A to 5E show interface
examples for the PCLK/nPCLK input driven by the most
common driver types. The input interfaces suggested here
are examples only. If the driver is from another vendor, use
their termination recommendation. Please consult with the
vendor of the driver component to confirm the driver
termination requirements.
FIGURE 5A. PCLK/nPCLK INPUT DRIVEN
BY A
CML DRIVER
FIGURE 5B. PCLK/nPCLK INPUT DRIVEN
BY AN
SSTL DRIVER
FIGURE 5C. PCLK/nPCLK INPUT DRIVEN
BY A
3.3V LVPECL DRIVER
FIGURE 5D. PCLK/nPCLK INPUT DRIVEN
BY A
3.3V LVDS DRIVER
HiPerClockS
PCLK
nPCLK
PCLK/nPCLK
3.3V
R2
50
R1
50
3.3V
Zo = 50 Ohm
CML
3.3V
Zo = 50 Ohm
PCLK/nPCLK
2.5V
Zo = 60 Ohm
SSTL
HiPerClockS
PCLK
nPCLK
R2
120
3.3V
R3
120
Zo = 60 Ohm
R1
120
R4
120
2.5V
FIGURE 5E. PCLK/nPCLK INPUT DRIVEN
BY A
3.3V LVPECL DRIVER WITH AC COUPLE
3.3V
R5
100 - 200
3.3V
HiPerClockS
PCLK
nPCLK
R1
125
PCLK/nPCLK
R2
125
R3
84
C1
C2
Zo = 50 Ohm
R4
84
Zo = 50 Ohm
R6
100 - 200
3.3V LVPECL
C2
R2
1K
R5
100
Zo = 50 Ohm
3.3V
C1
R3
1K
LVDS
R4
1K
HiPerClockS
PCLK
nPCLK
R1
1K
Zo = 50 Ohm
3.3V
PCL K/n PC LK
3.3V
HiPerClockS
PCLK
nPCLK
R2
84
R3
125
Input
Zo = 50 Ohm
R4
125
R1
84
LVPECL
3.3V
Zo = 50 Ohm
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PDF描述
IDT5T905PGGI IC CLK BUFF 1:5 250MHZ 28-TSSOP
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