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参数资料
| 型号： | ICS873995AYLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/20页 |
| 文件大小： | 0K |
| 描述： | IC ZD/MULT/DIVIDER 48-LQFP |
| 标准包装： | 250 |
| 系列： | HiPerClockS™ |
| 类型： | 零延迟，倍增器，除法器 |
| PLL： | 带旁路 |
| 输入： | HCSL，LVDS，LVHSTL，LVPECL，SSTL |
| 输出： | LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:6 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 640MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TQFP 裸露焊盘 |
| 供应商设备封装： | 48-PTQFP-EP（7x7） |
| 包装： | 托盘 |
| 其它名称： | 873995AYLF |
IDT / ICS LVPECL ZERO DELAY/MULTIPLIER/DIVIDER
10
ICS873995AY REV. A SEPTEMBER 11, 2008
ICS873995
DIFFERENTIAL-TO-3.3V LVPECL ZERO DELAY/MULTIPLIER/DIVIDER
Figure 2 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
CC
/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin. The ratio
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
CC
= 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLKx
nCLKx
VCC
As in any high speed analog circuitry, the power supply pins
are vulnerable to random noise. The ICS873995 provides sepa-
rate power supplies to isolate any high switching
noise from the outputs to the internal PLL. V
CC, VCCA and
V
CCOx
should be individually connected to the power supply plane
through vias, and bypass capacitors should be used for each
pin. To achieve optimum jitter performance, power supply iso-
lation is required.
Figure 1 illustrates how a 10
Ω resistor along
with a 10
μF and a .01μF bypass capacitor should be connected
to each V
CCA pin.
FIGURE 1. POWER SUPPLY FILTERING
10
Ω
V
CCA
10
μF
.01
μF
3.3V
.01
μF
V
CC
POWER SUPPLY FILTERING TECHNIQUES
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PDF描述 |
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