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参数资料
| 型号： | ICS8745AM-21T |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 0.300 INCH, SOIC-20 |
| 文件页数： | 2/15页 |
| 文件大小： | 180K |
| 代理商： | ICS8745AM-21T |
8745AM-21
www.icst.com/products/hiperclocks.html
REV. E APRIL 14, 2003
10
Integrated
Circuit
Systems, Inc.
ICS8745-21
DIFFERENTIAL-TO-LVDS
ZERO DELAY CLOCK GENERATOR
FIGURE 5A. ICS8745-21 LVDS ZERO DELAY BUFFER SCHEMATIC EXAMPLE
LAYOUT GUIDELINE
The schematic of the ICS8745-21 layout example is shown in
Figure 5A. The ICS8745-21 recommended PCB board layout
for this example is shown in
Figure 5B. This layout example is
used as a general guideline. The layout in the actual system will
depend on the selected component types, the density of the
components, the density of the traces, and the stack up of the
P.C. board.
VDDO
SEL0
PLL_SEL
C11
0.01u
RD7
1K
VDD
SEL0
R7
10
R8
50
VDDO
LVDS_input
+
-
RD6
SP
R10
50
Zo = 50 Ohm
SEL1
C16
10u
Zo = 50 Ohm
SEL[3:0] = 0101,
Divide by 2
PLL_SEL
C4
0.1uF
SEL2
U4
8745-21
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
20
19
18
17
CLK
nCLK
MR
nFB_IN
FB_IN
SEL2
VDDO
nQFB
QFB
GND
VDDO
nQ
Q
GND
SEL3
VDDA
SEL1
SEL0
VDDI
PLL_SEL
SP = Space (i.e. not intstalled)
(155.52 MHz)
3.3V
VDDO=3.3V
RD3
SP
Bypass capacitors located
near the power pins
Zo = 50 Ohm
RD4
SP
RU6
1K
RU7
SP
3.3V PECL Driver
VDDA
RU4
1K
R9
50
SEL3
R2
100
VDDO
RU3
1K
C2
0.1uF
(U1-7)
Zo = 50 Ohm
C1
0.1uF
SEL2
VDD
(77.76 MHz)
RU5
SP
RD5
1K
SEL1
R4
100
(U1-11)
VDD
VDD=3.3V
SEL3
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