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参数资料
| 型号： | ICS8S89831AKILFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/21页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK BUFFER 1:4 2.1GHZ 16QFN |
| 标准包装： | 2,500 |
| 系列： | HiPerClockS™ |
| 类型： | 扇出缓冲器（分配） |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:4 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | CML，LVDS，LVPECL，SSTL |
| 输出： | ECL，LVPECL |
| 频率 - 最大： | 2.1GHz |
| 电源电压： | 2.375 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-VFQFN 裸露焊盘 |
| 供应商设备封装： | 16-VFQFPN（3x3） |
| 包装： | 带卷 (TR) |
DATA SHEET
ICS8S89831AKI REVISION A APRIL 26, 2010
1
2010 Integrated Device Technology, Inc.
Differential LVPECL-To-LVPECL/ECL
Fanout Buffer
ICS8S89831I
General Description
The ICS8S89831I is a high speed 1-to-4 Differential-
to-LVPECL/ECL Fanout Buffer. The ICS8S89831I is
optimized for high speed and very low output skew,
making it suitable for use in demanding applications
such as SONET, 1 Gigabit and 10 Gigabit Ethernet,
and Fibre Channel. The internally terminated differential input and
VREF_AC pin allow other differential signal families such as LVDS,
LVHSTL and CML to be easily interfaced to the input with minimal
use of external components. The device also has an output enable
pin which may be useful for system test and debug purposes. The
ICS8S89831I is packaged in a small 3mm x 3mm 16-pin VFQFN
package which makes it ideal for use in space-constrained
applications.
Features
Four LVPECL/ECL outputs
IN, nIN input can accept the following differential input levels:
LVPECL, LVDS, CML, SSTL
50 internal input termination to V
T
Output frequency: >2.1GHz
Output skew: 30ps (maximum)
Part-to-part skew: 185ps (maximum)
Additive phase jitter, RMS: 0.31ps (typical)
Propagation Delay: 570ps (maximum)
LVPECL mode operating voltage supply range:
VCC = 2.5V±5%, 3.3V±5%, VEE = 0V
ECL mode operating voltage supply range:
VCC = 0V, VEE = -3.3V±5%, -2.5V±5%
-40°C to 85°C ambient operating temperature
Available in lead-free (RoHS 6) package
HiPerClockS
ICS
ICS8S89831I
16-Lead VFQFN
3mm x 3mm x 0.925mm package body
K Package
Top View
Block Diagram
Pin Assignment
5
6
7
8
16 15 14 13
1
2
3
4
12
11
10
9
Q1
nQ1
Q2
nQ2
IN
VT
VREF_AC
nIN
Q3
nQ3
V
CC
EN
Q0
V
CC
V
EE
nQ0
50
50
DQ
Q0
nQ0
Q1
nQ1
Q2
nQ2
Q3
nQ3
IN
V
T
nIN
EN
V
REF_AC
Pullup
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PDF描述 |
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参数描述 |
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