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参数资料
| 型号： | ICS91305AGILFT |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/9页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DRIVER LO JITTER 8TSSOP |
| 标准包装： | 2,500 |
| 类型： | 零延迟缓冲器 |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:5 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 133MHz |
| 除法器/乘法器： | 无/无 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 8-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 8-TSSOP |
| 包装： | 带卷 (TR) |
| 其它名称： | 91305AGILFT |
DATASHEET
HIGH PERFORMANCE COMMUNICATION BUFFER
ICS91305I
IDT HIGH PERFORMANCE COMMUNICATION BUFFER
1
ICS91305I
REV G 090612
Description
The ICS91305I is a high performance, low skew, low jitter
clock driver. It uses a phase lock loop (PLL) technology to
align, in both phase and frequency, the REF input with the
CLKOUT signal. It is designed to distribute high speed
clocks in communication systems operating at speeds from
10 to 133 MHz.
ICS91305I is a zero delay buffer that provides
synchronization between the input and output. The
synchronization is established via CLKOUT feed back to the
input of the PLL. Since the skew between the input and
output is less than +/- 350 pS, the part acts as a zero delay
buffer.
The ICS91305I comes in an eight pin 150 mil SOIC
package. It has five output clocks. In the absence of REF
input, will be in the power down mode. In this mode, the PLL
is turned off and the output buffers are pulled low. Power
down mode provides the lowest power consumption for a
standby condition.
Features
Zero input - output delay
Frequency range 10 - 133 MHz (3.3V)
5V tolerant input REF
High loop filter bandwidth ideal for Spread Spectrum
applications
Less than 200 ps Jitter between outputs
Skew controlled outputs
Skew less than 250 ps between outputs
Available in 8 pin 150 mil SOIC & 173 mil TSSOP
packages
3.3V ±10% operation
Supports industrial temperature range -40°C to 85°C
Block Diagram
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PDF描述 |
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参数描述 |
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