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参数资料
| 型号： | ICS93738YFLFT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 93738 SERIES, LOW SKEW CLOCK DRIVER, 11 TRUE OUTPUT(S), 11 INVERTED OUTPUT(S), PDSO48 |
| 封装： | 0.300 INCH, ROHS COMPLIANT, MO-118, SSOP-48 |
| 文件页数： | 6/9页 |
| 文件大小： | 95K |
| 代理商： | ICS93738YFLFT |
6
ICS93738
0689B—01/12/06
Switching Waveforms
Duty Cycle Timing
SDRAM Buffer LH and HL Propagation Delay
INPUT
1.5V
OUTPUT
t
6
t
7
t
1
t
2
1.5V
Switching Characteristics
TA = 0 - 85
oC
PARAMETER
SYMBOL
CONDITIONS
MIN
TYP
MAX
UNITS
Operating Frequency
66
133
200
MHz
Input clock duty cycle
dtin
40
50
60
%
Output to output Skew
1
(DDR outputs)
Output to output Skew
1
(SDRAM outputs)
Duty Cycle
1,3
VT = 50%, 66 MHz to 100 MHz , w/loads
48
49
52
(DDR outputs)
VT = 50%, 101 MHz to 167 MHz, w/loads
47
50
53
Duty Cycle
1,3
(SDRAM outputs)
Single-ended 20 - 80 %
133 MHz, Load = 120
/ 12 pF
Single-ended VOL = 0.4V, VOH = 2.4V
133 MHz, Load = 12 pF
1. Guaranteed by design, not 100% tested in production.
2. Refers to transistion on non-inverting output.
3. While the pulse skew is almost constant over frequency, the duty cycle error increases at higher frequencies.
This is due to the formula: duty cycle = t2 / t1, where the cycle time (t1) decreases as the frequency increases.
ps
70
100
ps
80
150
VT = 1.5V, w/loads
TskewDDR
TskewSD
VT = 50%, Not including FB_OUT to outputs
VT = 1.5V
1.5
1.7
ns
Rise Time, Fall Time
1 (DDR
outputs)
950
DCDDR
%
DCSD
%
45
50
55
ps
trd, tfd
600
800
SDRAM Buffer LH
Propagation Delay
1,2
tPLH
2
Rise Time, Fall Time
1
(SDRAM outputs)
trs, tfs
0.5
SDRAM Buffer HL
Propagation Delay
1,2
tPHL
1.9
2.5
ns
Input edge greater than 1V/ns
2.5
ns
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