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参数资料
| 型号： | ICS95V157AGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/9页 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF 1:10 233MHZ 48-TSSOP |
| 产品变化通告： | Product Discontinuation 09/Dec/2011 |
| 标准包装： | 39 |
| 类型： | 扇出缓冲器（分配） |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:10 |
| 差分 - 输入:输出： | 无/是 |
| 输入： | 时钟 |
| 输出： | SSTL-2 |
| 频率 - 最大： | 233MHz |
| 电源电压： | 2.3 V ~ 2.7 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 48-TSSOP |
| 包装： | 管件 |
| 其它名称： | 95V157AGI |
2
ICS95V157
0501C—11/24/08
Pin Descriptions
This PLL Clock Buffer is designed for a VDD of 2.5V, an AVDD of 2.5V and differential data input and output levels.
ICS95V157 is a zero delay buffer that distributes a single-ended clock input (CLK_INT) to ten differential pair of clock
outputs (CLKT[0:9], CLKC[0:9]) and one single-ended feedback clock output (FB_OUTT). The clock outputs are
controlled by the input clocks (CLK_INT), the feedback clock (FB_INT), the 2.5-V LVCMOS input (PD#) and the analog
power input (AVDD). When input (PD#) is low while power is applied, the receivers are disabled, the PLL is turned off
and the differential clock outputs are tri-stated. When AVDD is grounded, the PLL is turned off and bypassed for test
purposes.
The PLL in the ICS95V157 clock driver uses the input clocks (CLK_INT) and the feedback clock (FB_INT) to provide
high-performance, low-skew, low-jitter, output differential clocks (CLKT [0:9], CLKC [0:9]). ICS95V157 is also able to
track Spread Spectrum Clock (SSC) for reduced EMI.
ICS95V157 is characterized for operation from 0°C to 85°C.
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