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参数资料
| 型号： | ICS95V847AGLF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 2/9页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DRIVER 2.5V 24TSSOP |
| 标准包装： | 62 |
| 类型： | 时钟缓冲器/驱动器 |
| PLL： | 是 |
| 主要目的： | 存储器，DDR |
| 输入： | 时钟 |
| 输出： | SSTL-2 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:5 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 233MHz |
| 电源电压： | 2.3 V ~ 2.7 V |
| 工作温度： | 0°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-TSSOP（0.173"，4.40mm 宽） |
| 供应商设备封装： | 24-TSSOP |
| 包装： | 管件 |
| 其它名称： | 95V847AGLF ICS95V847AGLF-ND |
2
ICS95V847
0718E—11/24/08
Pin Descriptions
This PLL Clock Buffer is designed for a VDD of 2.5V, an AVDD of 2.5V and differential data input and output levels.
ICS95V847 is a zero delay buffer that distributes a differential clock input pair (CLK_INT, CLK_INC) to five differential
pair of clock outputs (CLKT[4:0], CLKC[4:0]) and one differential pair feedback clock output (FB_OUT, FB_OUTC).The
clock outputs are controlled by input clock (CLK_INT, CLK_INC), the feedback clock (FB_INT, FB_INC) and the analog
power input (AVDD). When AVDD is grounded, the PLL is turned off and bypassed for test purposes.
The PLL in ICS95V847 clock driver uses the input clock (CLK_INC, CLK_INT) and the feedback clock (FB_INT,
FB_INC) to provide high-performance, low-skew, low-jitter differential output clocks (CLKT[4:0], CLKC[4:0]). ICS95V847
is also able to track Spread Spectrum Clock (SSC) for reduced EMI.
ICS95V847 is characterized for operation from 0°C to 85°C.
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参数描述 |
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