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参数资料
| 型号： | ICS9DB106YF-T |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 6 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 0.209 INCH, MO-150, SSOP-28 |
| 文件页数： | 4/10页 |
| 文件大小： | 110K |
| 代理商： | ICS9DB106YF-T |
3
Integrated
Circuit
Systems, Inc.
ICS9DB106
0833B—09/12/05
The ICS9DB106 zero-delay buffer supports PCI Express clocking requirements. The ICS9DB106 is driven by a differential
SRC output pair from an ICS CK409/CK410-compliant main clock generator such as the ICS952601 or ICS954101. It
attenuates jitter on the input clock and has a selectable PLL bandwidth to maximize performance in systems with or without
Spread-Spectrum clocking. An SMBus interface allows control of the PLL bandwidth and bypass options, while 2 clock
request (OE#) pins make the ICS9DB106 suitable for Express Card applications.
General Description
Block Diagram
Power Groups
SPREAD
COMPATIBLE
PLL
CONTROL
LOGIC
SMBDAT
SMBCLK
CLK_INT
C LK_INC
PLL_BW
IREF
PCIEX1
PCIEX4
CLKREQ4#
CLKREQ1#
PCIEX(0,2,3,5)
VDD
GND
7, 13, 16, 22
8,21
PCI Express Outputs
TBD
SMBUS
N/A
27
IREF
28
27
Analog VDD & GND for PLL core
Description
Pin Number
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PDF描述 |
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