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参数资料
| 型号： | ICS9DB106YGLFT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 9DB SERIES, PLL BASED CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 4.40 MM, 0.65 MM PITCH, ROHS COMPLIANT, MO-153, TSSOP-28 |
| 文件页数： | 1/14页 |
| 文件大小： | 189K |
| 代理商： | ICS9DB106YGLFT |
ICS9DB106
IDTTM/ICSTM 6 Output PCI Express* Buffer with CLKREQ# Function
ICS9DB106
REV E
08/06/07
6 Output PCI Express* Buffer with CLKREQ# Function
DATASHEET
1
SPREAD
COMPATIBLE
PLL
CONTROL
LOGIC
SMBDAT
SMBCLK
CLK_INT
C LK_INC
PLL_BW
IREF
PCIEX1
PCIEX4
CLKREQ4#
CLKREQ1#
PCIEX(0,2,3,5)
Description
Output Features
The ICS9DB106 zero-delay buffer supports PCI Express clocking
requirements. The ICS9DB106 is driven by a differential SRC output
pair from an ICS CK409/CK410-compliant main clock generator
such as the ICS952601 or ICS954101. It attenuates jitter on the
input clock and has a selectable PLL bandwidth to maximize
performance in systems with or without Spread-Spectrum clocking.
6 - 0.7V current mode differential output pairs (HSCL)
SMBus for complete device control
Funtional Block Diagram
Key Specifications
Cycle-to-cycle jitter < 35ps
Output-to-output skew < 45ps
Features/Benefits
CLKREQ# pin for outputs 1 and 4/output enable for Express
Card applications
PLL or bypass mode/PLL can dejitter incoming clock
Selectable PLL bandwidth/minimizes jitter peaking in
downstream PLL’s
Spread Spectrum Compatible/tracks spreading input clock
for low EMI
SMBus Interface/unused outputs can be disabled
相关PDF资料 |
PDF描述 |
|---|---|
| ICS9DB106YFLFT | 9DB SERIES, PLL BASED CLOCK DRIVER, 3 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28 |
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| ICS9DB108YFT | 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48 |
| ICS9DB108YGT | 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48 |
| ICS9DB108YGLFT | 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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