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参数资料
| 型号： | ICS9DB202CF |
| 元件分类： | 时钟及定时 |
| 英文描述： | 9DB SERIES, PLL BASED CLOCK DRIVER, 2 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO20 |
| 封装： | 0.209 INCH, 5.30 X 7.20 MM, 1.75 MM HEIGHT, MO-150, SSOP-20 |
| 文件页数： | 8/12页 |
| 文件大小： | 232K |
| 代理商： | ICS9DB202CF |
9DB202CG
www.icst.com/products/hiperclocks.html
REV. B MAY 26, 2006
5
Integrated
Circuit
Systems, Inc.
ICS9DB202
PCI EXPRESS
JITTER ATTENUATOR
TYPICAL PHASE NOISE AT 100MHZ
0
-10
-20
-30
-40
-50
-60
-70
-80
-90
-100
-110
-120
-130
-140
-150
-160
-170
-180
-190
1k
10k
100k
1M
10M
100M
100MHz
RMS Phase Jitter (Random)
1.5MHz to 22MHz = 2.42ps (typical)
OFFSET FREQUENCY (HZ)
N
OISE
P
O
WER
dBc
Hz
Phase Noise Result by adding
PCI Express Filter to raw data
PCI Express Filter
The illustrated phase noise plot was taken using a low phase
noise signal generator, the noise floor of the signal generator is
less than that of the device under test.
Using this configuration allows one to see the true spectral purity
or phase noise performance of the PLL in the device under test.
Due to the tracking ability of a PLL, it will track the input signal
up to its loop bandwidth. Therefore, if the input phase noise is
greater than that of the PLL, it will increase the output phase
noise performance of the device. It is recommended that the
phase noise performance of the input is verified in order to
achieve the above phase noise performance.
Raw Phase Noise Data
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PDF描述 |
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