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参数资料
| 型号： | ICS9DB202CK-01LF |
| 元件分类： | 时钟及定时 |
| 英文描述： | 9DB SERIES, PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), QCC32 |
| 封装： | 5 X 5 MM, 0.95 MM HEIGHT, LEAD FREE, MO-220, VFQFN-32 |
| 文件页数： | 7/10页 |
| 文件大小： | 233K |
| 代理商： | ICS9DB202CK-01LF |
9DB202CK-01
www.icst.com/products/hiperclocks.html
REV. A OCTOBER 5, 2004
6
Integrated
Circuit
Systems, Inc.
ICS9DB202-01
PCI EXPRESS
JITTER ATTENUATOR
APPLICATION INFORMATION
Figure 1 shows how the differential input can be wired to accept
single ended levels. The reference voltage V_REF = V
DD/2 is
generated by the bias resistors R1, R2 and C1. This bias circuit
should be located as close as possible to the input pin.The ratio
FIGURE 2. SINGLE ENDED SIGNAL DRIVING DIFFERENTIAL INPUT
WIRING THE DIFFERENTIAL INPUT TO ACCEPT SINGLE ENDED LEVELS
of R1 and R2 might need to be adjusted to position the V_REF in
the center of the input voltage swing. For example, if the input
clock swing is only 2.5V and V
DD = 3.3V, V_REF should be 1.25V
and R2/R1 = 0.609.
V_REF
R1
1K
C1
0.1u
R2
1K
Single Ended Clock Input
CLK
nCLK
VDD
POWER SUPPLY FILTERING TECHNIQUES
As in any high speed analog circuitry, the power supply pins are
vulnerable to random noise.The ICS9DB202-01 provides sepa-
rate power supplies to isolate any high switching
noise from the outputs to the internal PLL. V
DD and VDDA should
be individually connected to the power supply plane through
vias, and bypass capacitors should be used for each pin. To
achieve optimum jitter performance, power supply isolation is
required.
Figure 1 illustrates how a 24
resistor along with a
10
F and a .01F bypass capacitor should be connected to each
V
DDA pin.
FIGURE 1. POWER SUPPLY FILTERING
24
V
DDA
10
F
.01
F
3.3V
.01
F
V
DD
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