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参数资料
型号： ICS9DB803DGT
厂商： INTEGRATED DEVICE TECHNOLOGY INC
元件分类： 时钟及定时
英文描述： 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
封装： 6.10 MM, 0.50 MM PITCH, MO-153, TSSOP-48
文件页数： 16/20页
文件大小： 251K
代理商： ICS9DB803DGT
IDTTM/ICSTM
Eight Output Differential Buffer for PCIe Gen 2
ICS9DB803D
REV B
08/23/07
ICS9DB803D
Eight Output Differential Buffer for PCIe for Gen 2
5
Pin Description for OE_INV = 1
PIN #
PIN NAME
PIN TYPE
DESCRIPTION
1
SRC_DIV#
IN
Active low Input for determining SRC output frequency SRC or SRC/2.
0 = SRC/2, 1= SRC
2
VDD
PWR
Power supply, nominal 3.3V
3
GND
PWR
Ground pin.
4
SRC_IN
IN
0.7 V Differential SRC TRUE input
5
SRC_IN#
IN
0.7 V Differential SRC COMPLEMENTARY input
6OE0#
IN
Active low input for enabling DIF pair 0.
1 = tri-state outputs, 0 = enable outputs
7OE3#
IN
Active low input for enabling DIF pair 3.
1 = tri-state outputs, 0 = enable outputs
8
DIF_0
OUT
0.7V differential true clock output
9
DIF_0#
OUT
0.7V differential complement clock output
10
GND
PWR
Ground pin.
11
VDD
PWR
Power supply, nominal 3.3V
12
DIF_1
OUT
0.7V differential true clock output
13
DIF_1#
OUT
0.7V differential complement clock output
14
OE1#
IN
Active low input for enabling DIF pair 1.
1 = tri-state outputs, 0 = enable outputs
15
OE2#
IN
Active low input for enabling DIF pair 2.
1 = tri-state outputs, 0 = enable outputs
16
DIF_2
OUT
0.7V differential true clock output
17
DIF_2#
OUT
0.7V differential complement clock output
18
GND
PWR
Ground pin.
19
VDD
PWR
Power supply, nominal 3.3V
20
DIF_3
OUT
0.7V differential true clock output
21
DIF_3#
OUT
0.7V differential complement clock output
22
BYPASS#/PLL
IN
Input to select Bypass(fan-out) or PLL (ZDB) mode
0 = Bypass mode, 1= PLL mode
23
SCLK
IN
Clock pin of SMBus circuitry, 5V tolerant.
24
SDATA
I/O
Data pin for SMBus circuitry, 5V tolerant.
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