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参数资料
| 型号： | ICS9DBL411 |
| 厂商： | Integrated Device Technology, Inc. |
| 英文描述： | Four Output Differential Fanout Buffer for PCI Express Gen 1 & 2 |
| 中文描述： | 四个输出差分扇出缓冲器，用于PCI Express的根1 |
| 文件页数： | 6/9页 |
| 文件大小： | 92K |
| 代理商： | ICS9DBL411 |
IDT
TM
/ICS
TM
Four Output Differential Buffer for PCI Express
1250A—07/31/07
Advance Information
ICS9DBL411
Four Output Differential Buffer for PCI Express
6
AC Electrical Characteristics - DIF Low Power Differential Outputs
PARAMETER
SYMBOL
Rising Edge Slew Rate
t
SLR
Falling Edge Slew Rate
t
FLR
Slew Rate Variation
t
SLVAR
Maximum Output Voltage
V
HIGH
Minimum Output Voltage
V
LOW
Differential Voltage Swing
V
SWING
Crossing Point Voltage
V
XABS
Crossing Point Variation
V
XABSVAR
D
CYCDIS1
Dif Measurement, fIN<=267MHz
D
CYCDIS2
CONDITIONS
Differential Measurement
Differential Measurement
Single-ended Measurement
Includes overshoot
Includes undershoot
Differential Measurement
Single-ended Measurement
Single-ended Measurement
MIN
1
1
MAX
2.5
2.5
20
1150
UNITS NOTES
V/ns
V/ns
%
mV
mV
mV
mV
mV
%
%
1,2
1,2
1
1
1
1
1,3,4
1,3,5
1,6
1,6
-300
300
300
550
140
+5
+7
Dif Measurement, fIN>267MHz
Differential Measurement,
Additive
Differential Measurement
Input to output Delay
DIF Jitter - Cycle to Cycle
DIFJ
C2C
25
ps
1
DIF[3:0] Skew
Propagation Delay
PCIe Gen2 Phase Jitter -
Addtive
PCIe Gen2 Phase Jitter -
Addtive
Notes on Electrical Characteristics:
1
Guaranteed by design and characterization, not 100% tested in production.
DIF
SKEW
t
PD
50
3.5
ps
ns
1
1
2.5
t
phase_addHI
1.5MHz < fIN < Nyquist (50MHz)
0.8
ps rms
1
t
phase_addLO
10KHz < fIN < 1.5MHz
0.1
ps rms
1
2
Slew rate measured through Vswing centered around differential zero
3
Vxabs is defined as the voltage where CLK = CLK#
4
Only applies to the differential rising edge (CLK rising and CLK# falling)
5
Defined as the total variation of all crossing voltages of CLK rising and CLK# falling. Matching applies to rising edge rate of
CLK and falling edge of CLK#. It is measured using a +/-75mV window centered on the average cross point where CLK meets
CLK#.
Duty Cycle Distortion
8
Maximum input voltage is not to exceed maximum VDD
6
Tthis is the figure refers to the maximum distortion of the input wave form.
7
Operation under these conditions is neither implied, nor guaranteed.
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