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参数资料
| 型号： | ICS9FG107YFLNT |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | XO, clock |
| 英文描述： | Programmable FTG for Differential P4TM CPU, PCI-Express & SATA Clocks |
| 中文描述： | 400 MHz, PROC SPECIFIC CLOCK GENERATOR, PDSO48 |
| 封装： | LEAD FREE ANNEALED, MO-118, SSOP-48 |
| 文件页数： | 3/18页 |
| 文件大小： | 237K |
| 代理商： | ICS9FG107YFLNT |
IDT
TM
/ICS
TM
Programmable FTG for Differential P4
TM
CPU, PCI-Express & SATA Clocks
ICS9FG107 REV F 08/21/07
ICS9FG107
Programmable FTG for Differential P4
TM
CPU, PCI-Express & SATA Clocks
3
Pin Description
PIN #
1
2
3
4
5
6
PIN NAME
PIN TYPE
IN
OUT
PWR
PWR
I/O
PWR
DESCRIPTION
XIN/CLKIN
X2
VDD
GND
FS2/REFOUT*
GND
Crystal input or Reference Clock input
Crystal output, Nominally 14.318MHz
Power supply, nominal 3.3V
Ground pin.
Frequency select latch input pin / Reference clock output
Ground pin.
7
FS0/PCICLK_F*
I/O
Frequency select latch input pin / 3.3V PCI free running clock output.
8
9
PCICLK0
PCICLK1
VDD
OUT
OUT
PWR
PCI clock output.
PCI clock output.
Power supply, nominal 3.3V
Active high input for enabling output 6.
0 = tri-state outputs, 1= enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Power supply, nominal 3.3V
Ground pin.
Active high input for enabling output 5.
0 = tri-state outputs, 1= enable outputs
0.7V differential true clock output
0.7V differential complement clock output
Power supply, nominal 3.3V
0.7V differential true clock output
0.7V differential complement clock output
Active high input for enabling output 4.
0 = tri-state outputs, 1= enable outputs
Data pin for SMBus circuitry, 3.3V tolerant.
Clock pin of SMBus circuitry, 5V tolerant.
10
11
OE_6**
IN
12
13
14
15
DIF_6
DIF_6#
VDD
GND
OUT
OUT
PWR
PWR
16
OE_5**
IN
17
18
19
20
21
DIF_5
DIF_5#
VDD
DIF_4
DIF_4#
OUT
OUT
PWR
OUT
OUT
22
OE_4*
IN
23
24
SDATA
SCLK
I/O
IN
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