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参数资料
| 型号： | IDT2309-1HDCGI8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | SOIC-16 |
| 文件页数： | 1/10页 |
| 文件大小： | 135K |
| 代理商： | IDT2309-1HDCGI8 |
1
COMMERCIALANDINDUSTRIALTEMPERATURERANGES
IDT2309
3.3VZERODELAYCLOCKBUFFER
NOVEMBER 2002
2002 Integrated Device Technology, Inc.
DSC 5175/2
c
COMMERCIAL AND INDUSTRIAL TEMPERATURE RANGES
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
FEATURES:
Phase-Lock Loop Clock Distribution
10MHz to 133MHz operating frequency
Distributes one clock input to one bank of five and one bankd
of four outputs
Separate output enable for each output bank
Output Skew < 250ps
Low jitter <200 ps cycle-to-cycle
IDT2309-1 for Standard Drive
IDT2309-1H for High Drive
No external RC network required
Operates at 3.3V VDD
Available in SOIC and TSSOP packages
FUNCTIONAL BLOCK DIAGRAM
IDT2309
3.3V ZERO DELAY
CLOCK BUFFER
DESCRIPTION:
The IDT2309 is a high-speed phase-lock loop (PLL) clock buffer,
designed to address high-speed clock distribution applications. The zero
delay is achieved by aligning the phase between the incoming clock and
the output clock, operable within the range of 10 to 133MHz.
The IDT2309 is a 16-pin version of the IDT2305. The IDT2309 accepts
one reference input, and drives two banks of four low skew clocks. The
-1H version of this device operates at up to 133MHz frequency and has
higher drive than the -1 device. All parts have on-chip PLLs which lock
to an input clock on the REF pin. The PLL feedback is on-chip and is
obtained from the CLKOUT pad. In the absence of an input clock, the
IDT2309 enters power down, and the outputs are tri-stated. In this mode,
the device will draw less than 25A.
The IDT2309 is characterized for both Industrial and Commercial
operation.
PLL
S1
C LKA1
CLKA2
CLKA3
CLKA4
CLKB1
C LKB2
C LKB3
C LKB4
Control
Logic
1
REF
S2
16
CLKOU T
8
9
2
3
14
15
6
7
10
11
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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