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参数资料
| 型号： | IDT23S08E-1HPGG8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 23S SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO16 |
| 封装： | TSSOP-16 |
| 文件页数： | 5/10页 |
| 文件大小： | 72K |
| 代理商： | IDT23S08E-1HPGG8 |
4
COMMERCIALANDINDUSTRIALTEMPERATURERANGES
IDT23S08E
3.3V ZERO DELAY CLOCK MULTIPLIER
ZERO DELAY AND SKEW CONTROL
To close the feedback loop of the IDT23S08E, the FBK pin can be driven from any of the eight available output pins. The output driving the FBK pin
will be driving a total load of 7pF plus any additional load that it drives. The relative loading of this output (with respect to the remaining outputs) can adjust
the input-output delay.
For applications requiring zero input-output delay, all outputs including the one providing feedback should be equally loaded. Ensure the outputs are
loaded equally, for zero output-output skew.
DC ELECTRICAL CHARACTERISTICS - COMMERCIAL
Symbol
Parameter
Conditions
Min.
Typ.(1)
Max.
Unit
VIL
Input LOW Voltage Level
—
0.8
V
VIH
Input HIGH Voltage Level
2
—
V
IIL
Input LOW Current
VIN = 0V
—
50
A
IIH
Input HIGH Current
VIN = VDD
—
100
A
VOL
Output LOW Voltage
IOL = 8mA (-1, -2, -3, -4)
—
0.4
V
IOL = 12mA (-1H, -2H, -5H)
VOH
Output HIGH Voltage
IOH = -8mA (-1, -2, -3, -4)
2.4
—
V
IOH = -12mA (-1H, -2H, -5H)
IDD_PD
Power Down Current
REF = 0MHz (S2 = S1 = H)
—
12
A
100MHz CLKA (-1, -2, -3, -4)
—
45
100MHz CLKA (-1H, -2H, -5H)
—
70
IDD
Supply Current
UnloadedOutputs
66MHz CLKA (-1, -2, -3, -4)
—
32
mA
Select Inputs at VDD or GND
66MHz CLKA (-1H, -2H, -5H)
—
50
33MHz CLKA (-1, -2, -3, -4)
—
18
33MHz CLKA (-1H, -2H, -5H)
—
30
NOTE:
1. Applies to both REF and FBK.
Symbol
Parameter
Test Conditions
Min.
Max.
Unit
VDD
Supply Voltage
3
3.6
V
TA
OperatingTemperature(AmbientTemperature)
0
70
° C
CL
Load Capacitance below 100MHz
—
30
pF
Load Capacitance from 100MHz to 200MHz
—
15
pF
CIN
InputCapacitance(1)
—7
pF
OPERATING CONDITIONS- COMMERCIAL
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PDF描述 |
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