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参数资料
| 型号： | IDT5T915PAGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/21页 |
| 文件大小： | 0K |
| 描述： | IC CLK BUFF 1:5 250MHZ 48-TSSOP |
| 标准包装： | 39 |
| 类型： | 扇出缓冲器（分配） |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:5 |
| 差分 - 输入:输出： | 是/是 |
| 输入： | eHSTL，HSTL，LVPECL，LVTTL |
| 输出： | eHSTL，HSTL，LVTTL |
| 频率 - 最大： | 250MHz |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-TFSOP（0.240"，6.10mm 宽） |
| 供应商设备封装： | 48-TSSOP |
| 包装： | 管件 |
| 其它名称： | 5T915PAGI |
INDUSTRIALTEMPERATURERANGE
IDT5T915
2.5VDIFFERENTIAL1:5CLOCKBUFFERTERABUFFER
1
IDT5T915
NRND
INDUSTRIAL TEMPERATURE RANGE
2.5V DIFFERENTIAL
1:5 CLOCK BUFFER
TERABUFFER
DESCRIPTION:
The IDT5T915 2.5V differential (DDR) clock buffer is a user-selectable
single-endedordifferentialinputtofivedifferentialoutputsbuiltonadvanced
metalCMOStechnology. Thedifferentialclockbufferfanoutfromasingleor
differentialinput tofivedifferentialorsingle-endedoutputsreducesloadingon
theprecedingdriverandprovidesanefficientclockdistributionnetwork. The
IDT5T915canactasatranslatorfromadifferentialHSTL,eHSTL,1.8V/2.5V
LVTTL,LVEPECL,orsingle-ended1.8V/2.5VLVTTLinputtoHSTL,eHSTL,
1.8V/2.5V LVTTL outputs. Selectable interface is controlled by 3-level input
signals that may be hard-wired to appropriate high-mid-low levels.
The IDT5T915 true or complementary outputs can be asynchronously
enabled/disabled. Multiple power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2013 Integrated Device Technology, Inc.
DSC-5893/24
FEATURES:
Guaranteed Low Skew < 60ps (max)
Very low duty cycle distortion < 300ps (max)
High speed propagation delay < 2ns (max)
Up to 250MHz operation
Very low CMOS power levels
Hot insertable and over-voltage tolerant inputs
3-level inputs for selectable interface
Selectable HSTL, eHSTL, 1.8V / 2.5V LVTTL, or LVEPECL input
interface
Selectable differential or single-ended inputs and five differen-
tial outputs
2.5V VDD
Available in TSSOP package
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FUNCTIONAL BLOCK DIAGRAM
APPLICATIONS:
Clock and signal distribution
TxS
GL
G(+)
RxS
A
A/VREF
G(-)
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q1
Q2
Q3
Q4
Q5
MAY 2013
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