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参数资料
| 型号： | IDT5T93GL101PFGI8 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | 5T SERIES, LOW SKEW CLOCK DRIVER, 10 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP44 |
| 封装： | GREEN, TQFP-44 |
| 文件页数： | 1/14页 |
| 文件大小： | 150K |
| 代理商： | IDT5T93GL101PFGI8 |
INDUSTRIALTEMPERATURERANGE
IDT5T93GL101
2.5VLVDS1:10GLITCHLESSCLOCKBUFFERTERABUFFERII
1
JANUARY 2007
IDT5T93GL101
INDUSTRIAL TEMPERATURE RANGE
2.5V LVDS 1:10
GLITCHLESS CLOCK BUFFER
TERABUFFER II
DESCRIPTION:
The IDT5T93GL101 2.5V differential clock buffer is a user-selectable
differentialinputtotenLVDSoutputs. Thefanoutfromadifferentialinputtoten
LVDSoutputsreducesloadingontheprecedingdriverandprovidesanefficient
clockdistributionnetwork. TheIDT5T93GL101canactasatranslatorfroma
differentialHSTL,eHSTL,LVEPECL (2.5V),LVPECL(3.3V),CML,orLVDS
input to LVDS outputs. A single-ended 3.3V / 2.5V LVTTL input can also be
usedtotranslatetoLVDSoutputs. Theredundantinputcapabilityallowsfora
glitchless change-over from a primary clock source to a secondary clock
source. Selectable inputs are controlled by SEL. During the switchover, the
outputwilldisablelowforuptothreeclockcyclesofthepreviously-selectedinput
clock. The outputs will remain low for up to three clock cycles of the newly-
selectedclock,afterwhichtheoutputswillstartfromthenewly-selectedinput.
AFSELpinhasbeenimplementedtocontroltheswitchoverincaseswherea
clocksourceisabsentorisdriventoDClevelsbelowtheminimumspecifications.
The IDT5T93GL101 outputs can be asynchronously enabled/disabled.
Whendisabled,theoutputswilldrivetothevalueselectedbytheGLpin. Multiple
power and grounds reduce noise.
The IDT logo is a registered trademark of Integrated Device Technology, Inc.
2007 Integrated Device Technology, Inc.
DSC-6741/5
FEATURES:
Guaranteed Low Skew < 75ps (max)
Very low duty cycle distortion < 100ps (max)
High speed propagation delay < 2.2ns (max)
Up to 450MHz operation
Selectable inputs
Hot insertable and over-voltage tolerant inputs
3.3V / 2.5V LVTTL, HSTL, eHSTL, LVEPECL (2.5V), LVPECL (3.3V),
CML, or LVDS input interface
Selectable differential inputs to ten LVDS outputs
Power-down mode
2.5V VDD
Available in TQFP package
APPLICATIONS:
Clock distribution
FUNCTIONAL BLOCK DIAGRAM
GL
G1
PD
A1
A2
G2
A2
SEL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
OUTPUT
CONTROL
Q2
Q1
Q3
Q4
Q5
Q6
Q7
Q8
Q9
1
0
OUTPUT
CONTROL
Q10
FSEL
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PDF描述 |
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