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参数资料
型号： IDT5V49EE702NDGI8
厂商： IDT, Integrated Device Technology Inc
文件页数： 21/34页
文件大小： 0K
描述： IC PLL CLK GEN 200MHZ 28VQFN
产品培训模块： VersaClock™ III Programmable Clocks
特色产品： VersaClock III Timing Devices
标准包装： 2,500
系列： VersaClock™ III
类型： 时钟发生器，多路复用器
PLL： 带旁路
输入： LVCMOS，LVTTL，晶体
输出： HCSL，LVCMOS，LVDS，LVPECL，LVTTL
电路数： 1
比率 - 输入:输出： 2:7
差分 - 输入:输出： 无/是
频率 - 最大： 500MHz
除法器/乘法器： 是/是
电源电压： 3.135 V ~ 3.465 V
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 28-VFQFN 裸露焊盘
供应商设备封装： 28-VFQFPN（4x4）
包装： 带卷 (TR)
其它名称： IDT5V49EE702DLGI8
IDT5V49EE702DLGI8-ND
IDT5V49EE702
EEPROM PROGRAMMABLE CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE CLOCK GENERATOR
28
IDT5V49EE702
REV M 092412
0x77
00
SLEW2[1:0]
CMEN3
CMEN1
CMEN# - common mode enable
Set to 1 for LVDS
Set to 0 for LVTTL, LVPECL,
HCSL
0x78
00
OEM3[1:0]
SLEW3[1:0]
INV3[1:0]
LVL3[1:0]
OEM3 controls OUT3 and OUT6
0x79
00
Reserved
0x7A
00
OEM5[1:0]
SLEW5[1:0]
INV5[1:0]
LVL5[1:0]
OEM5 controls OUT5 and
OUT5b
0x7B
00
SLEW6[1:0]
CMEN5
CMEN4
0x7C
XX1
Reserved
0x7D
XX1
Reserved
0x7E
XX1
Reserved
0x7F
XX1
Reserved
0x80
00
SSVCO[15:8]_CFG0
PLL3 Spread Spectrum
Feedback Counter
0x81
00
SSVCO[15:8]_CFG1
0x82
00
SSVCO[15:8]_CFG2
0x83
00
SSVCO[15:8]_CFG3
0x84
00
SSVCO[15:8]_CFG4
0x85
00
SSVCO[15:8]_CFG5
0x86
00
Reserved
0x87
00
Reserved
0x88
FF
PM1_CFG0
Q1[6:0]_CFG0
Output Divides
for Q<>111111,
PM=0 - Divide by 2
PM=1, (Q+2)*2
for Q=1111111
PM=0, disable the output divider
PM=1, bypass the output divide,
(divide by 1)
0x89
FF
PM1_CFG1
Q1[6:0]_CFG1
0x8A
FF
PM1_CFG2
Q1[6:0]_CFG2
0x8B
FF
PM1_CFG3
Q1[6:0]_CFG3
0x8C
FF
PM1_CFG4
Q1[6:0]_CFG4
0x8D
FF
PM1_CFG5
Q1[6:0]_CFG5
0x8E
7F
PM2_CFG4
Q2[6:0]_CFG4
0x8F
7F
PM2_CFG5
Q2[6:0]_CFG5
0x90
7F
PM2_CFG0
Q2[6:0]_CFG0
0x91
7F
PM2_CFG1
Q2[6:0]_CFG1
0x92
7F
PM2_CFG2
Q2[6:0]_CFG2
0x93
7F
PM2_CFG3
Q2[6:0]_CFG3
0x94
7F
PM3_CFG0
Q3[6:0]_CFG0
0x95
7F
PM3_CFG1
Q3[6:0]_CFG1
0x96
7F
PM3_CFG2
Q3[6:0]_CFG2
0x97
7F
PM3_CFG3
Q3[6:0]_CFG3
0x98
7F
PM3_CFG4
Q3[6:0]_CFG4
0x99
7F
PM3_CFG5
Q3[6:0]_CFG5
0x9A
7F
PM4_CFG4
Q4[6:0]_CFG4
0x9B
7F
PM4_CFG5
Q4[6:0]_CFG5
0x9C
7F
PM4_CFG0
Q4[6:0]_CFG0
0x9D
7F
PM4_CFG1
Q4[6:0]_CFG1
0x9E
7F
PM4_CFG2
Q4[6:0]_CFG2
0x9F
7F
PM4_CFG3
Q4[6:0]_CFG3
0xA0
7F
PM5_CFG0
Q5[6:0]_CFG0
0xA1
7F
PM5_CFG1
Q5[6:0]_CFG1
0xA2
7F
PM5_CFG2
Q5[6:0]_CFG2
0xA3
7F
PM5_CFG3
Q5[6:0]_CFG3
0xA4
7F
PM5_CFG4
Q5[6:0]_CFG4
0xA5
7F
PM5_CFG5
Q5[6:0]_CFG5
0xA6
7F
PM6_CFG4
Q6[6:0]_CFG4
Addr
Default
Register
Hex
Value
Bit #
Description
76
5
4
3
2
1
0
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PDF描述
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