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参数资料
| 型号： | IDT5V49EE704NDGI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/29页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 200MHZ 28VFQFPN |
| 产品培训模块： | VersaClock™ III Programmable Clocks |
| 特色产品： | VersaClock III Timing Devices |
| 标准包装： | 75 |
| 系列： | VersaClock™ III |
| 类型： | 时钟发生器，多路复用器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS，LVTTL，晶体 |
| 输出： | LVCMOS，LVTTL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:7 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 28-VFQFN 裸露焊盘 |
| 供应商设备封装： | 28-VFQFPN（4x4） |
| 包装： | 管件 |
| 其它名称： | 800-1917 IDT5V49EE704DLGI |
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IDT5V49EE704
EEPROM PROGRAMMABLE CLOCK GENERATOR
CLOCK SYNTHESIZER
IDT EEPROM PROGRAMMABLE CLOCK GENERATOR
16
IDT5V49EE704
REV M 092412
I2C Bus AC Characteristics for Fast Mode
Note 1: A device must internally provide a hold time of at least 300 ns for the SDA signal (referred to the VIH(MIN)
of the SCL signal) to bridge the undefined region of the falling edge of SCL.
Symbol
Parameter
Min
Typ
Max
Unit
FSCLK
Serial Clock Frequency (SCL)
0
400
kHz
tBUF
Bus free time between STOP and START
1.3
s
tSU:START
Setup Time, START
0.6
s
tHD:START
Hold Time, START
0.6
s
tSU:DATA
Setup Time, data input (SDA)
100
ns
tHD:DATA
Hold Time, data input (SDA) 1
0s
tOVD
Output data valid from clock
0.9
s
CB
Capacitive Load for Each Bus Line
400
pF
tR
Rise Time, data and clock (SDA, SCL)
20 + 0.1xCB
300
ns
tF
Fall Time, data and clock (SDA, SCL)
20 + 0.1xCB
300
ns
tHIGH
HIGH Time, clock (SCL)
0.6
s
tLOW
LOW Time, clock (SCL)
1.3
s
tSU:STOP
Setup Time, STOP
0.6
s
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