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参数资料
| 型号： | IDT7024L25PF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 9/22页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 25NS 100TQFP |
| 标准包装： | 45 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K（4K x 16） |
| 速度： | 25ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 100-LQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 7024L25PF |
IDT7024S/L
High-Speed 4K x 16 Dual-Port Static RAM
Waveform of Read Cycles (5)
ADDR
t RC
Military, Industrial and Commercial Temperature Ranges
t AA
(4)
CE
OE
t ACE
t AOE
(4)
(4)
UB , LB
R/ W
t ABE
(4)
DATA OUT
t LZ (1)
(4)
VALID DATA
t OH
t HZ (2)
BUSY OUT
t BDD
(3,4)
2740 drw 07
NOTES:
1. Timing depends on which signal is asserted last, CE , OE , LB , or UB .
2. Timing depends on which signal is de-asserted first, CE , OE , LB , or UB .
3. t BDD delay is required only in cases where opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY has
no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last t ABE , t AOE , t ACE , t AA or t BDD .
5. SEM = V IH .
Timing of Power-Up Power-Down
CE
I CC
I SB
t PU
9
6.42
t PD
2740 drw 08
,
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PDF描述 |
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参数描述 |
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