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参数资料
| 型号： | IDT7024L55J |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 8/22页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 64KBIT 55NS 84PLCC |
| 标准包装： | 15 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 64K（4K x 16） |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.21x29.21） |
| 包装： | 管件 |
| 其它名称： | 7024L55J |
IDT7024S/L
High-Speed 4K x 16 Dual-Port Static RAM
Military, Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (4)
7024X15
Com'l Only
7024X17
Com'l Only
7024X20
Com'l, Ind
& Military
7024X25
Com'l &
Military
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
Read Cycle Time
Address Access Time
15
____
____
15
17
____
____
17
20
____
____
20
25
____
____
25
ns
ns
t ACE
t ABE
Chip Enable Access Time
Byte Enable Access Time
(3)
(3)
____
____
15
15
____
____
17
17
____
____
20
20
____
____
25
25
ns
ns
t AOE
t OH
Output Enable Access Time
Output Hold from Address Change
____
3
10
____
____
3
10
____
____
3
12
____
____
3
13
____
ns
ns
t LZ
Output Low-Z Time
(1,2)
3
____
3
____
3
____
3
____
ns
t HZ
Output High-Z Time
(1,2)
____
10
____
10
____
12
____
15
ns
t PU
Chip Enable to Power Up Time
(1,2)
0
____
0
____
0
____
0
____
ns
t PD
t SOP
Chip Disable to Power Down Time (1,2)
Semaphore Flag Update Pulse ( OE or SEM )
____
10
15
____
____
10
17
____
____
10
20
____
____
10
25
____
ns
ns
t SAA
Semaphore Address Access
(3)
____
15
____
17
____
20
____
25
ns
2740 tbl 12a
7024X35
Com'l &
Military
7024X55
Com'l, Ind
& Military
7024X70
Military Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
Read Cycle Time
Address Access Time
35
____
____
35
55
____
____
55
70
____
____
70
ns
ns
t ACE
t ABE
Chip Enable Access Time
Byte Enable Access Time
(3)
(3)
____
____
35
35
____
____
55
55
____
____
70
70
ns
ns
t AOE
t OH
t LZ
Output Enable Access Time
Output Hold from Address Change
Output Low-Z Time (1,2)
____
3
3
20
____
____
____
3
3
30
____
____
____
3
3
35
____
____
ns
ns
ns
t HZ
Output High-Z Time
(1,2)
____
15
____
25
____
30
ns
t PU
Chip Enab le to Power Up Time
(1,2)
0
____
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(1,2)
____
35
____
50
____
50
ns
t SOP
Semaphore Flag Update Pulse ( OE or SEM )
15
____
15
____
15
____
ns
t SAA
Semaphore Address Access
(3)
____
35
____
55
____
70
ns
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 2).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM, CE = V IL , UB or LB = V IL , and SEM =V IH . To access semaphore, CE = V IH or UB & LB = V IH , and SEM =V IL .
4. 'X' in part number indicates power rating (S or L).
8
6.42
2740 tbl 12b
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