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参数资料
| 型号： | IDT7027S35G |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 15/19页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 512KBIT 35NS 108PGA |
| 标准包装： | 3 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 512K (32K x 16) |
| 速度： | 35ns |
| 接口： | 并联 |
| 电源电压： | 4.5 V ~ 5.5 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 108-BSPGA |
| 供应商设备封装： | 108-PGA（30.48x30.48） |
| 包装： | 托盘 |
| 其它名称： | 7027S35G |
IDT7027S/L
High-Speed 32K x 16 Dual-Port Static RAM
Waveform of Interrupt Timing (1,5)
t WC
Industrial and Commercial Temperature Ranges
ADDR "A"
INTERRUPT SET ADDRESS
(2)
CE "A"
R/ W "A"
t AS (3)
t INS
(3)
t WR
(4)
INT "B"
3199 drw 15
t RC
ADDR "B"
t AS
(3)
INTERRUPT CLEAR ADDRESS
(2)
t INR
CE "B"
OE "B"
(3)
INT "B"
3199 drw 16
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. See the Interrupt Truth Table IV.
3. Timing depends on which enable signal ( CE or R/ W ) is asserted last.
4. Timing depends on which enable signal ( CE or R/ W ) is de-asserted first.
5. Refer to Chip Enable Truth Table.
Truth Table IV — Interrupt Flag (1,4)
Left Port
Right Port
L
H
L
H
R/ W L
L
X
X
X
CE L
L
X
X
L
OE L
X
X
X
L
A 14L -A 0L
7FFF
X
X
7FFE
INT L
X
X
(3)
(2)
R/ W R
X
X
L
X
CE R
X
L
L
X
OE R
X
L
X
X
A 14R -A 0R
X
7FFF
7FFE
X
INT R
(2)
(3)
X
X
Function
Set Right INT R Flag
Reset Right INT R Flag
Set Left INT L Flag
Reset Left INT L Flag
NOTES:
1. Assumes BUSY L = BUSY R =V IH .
2. If BUSY L = V IL , then no change.
3. If BUSY R = V IL , then no change.
4. Refer to Chip Enable Truth Table.
15
6.42
3199 tbl 16
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