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参数资料
| 型号： | IDT70P5258ML55BZI |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/14页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 128KBIT 55NS 144FBGA |
| 标准包装： | 90 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 三端口，异步 |
| 存储容量： | 128K（8K x 16） |
| 速度： | 55ns |
| 接口： | 并联 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 144-LFBGA |
| 供应商设备封装： | 144-CABGA（7x7） |
| 包装： | 托盘 |
| 其它名称： | 70P5258ML55BZI |
IDT70X525XML
Low Power 4K x 8 TriPort Static RAM
Preliminary
Industrial Temperature Range
Timing Waveform of Write Cycle No. 1, R/ W Controlled Timing (5)
t WC
ADDRESS
t AS (6)
CE or BE x
t AW
t WR (3)
R/ W
t WP (2)
t HZ
(7)
DATA OUT
t LZ
(4)
t WZ (7)
t DW
t OW
t DH
(4)
t HZ (7)
DATA IN
5681 drw 09
Timing Waveform of Write Cycle No. 2, CE Controlled Timing (1,5)
t WC
ADDRESS
CE or BE x
t AW
t AS
t EW
R/ W
(6)
(2)
(3)
t WR
NOTES:
DATA IN
t DW
t DH
5681 drw 10
,
1. R/ W or CE (or BE x) = V IH during all address transitions.
2. A write occurs during the overlap (t EW or t WP ) of a CE (or BE x) = V IL and a R/ W = V IL .
3. t WR is measured from the earlier of CE (or BE x) or R/ W = V IH to the end of write cycle.
4. During this period, the I/O pins are in the output state, and input signals must not be applied.
5. If the CE (or BE x) LOW transition occurs simultaneously with or after the R/ W = V IL transition, the outputs remain in the High-impedance state.
6. Timing depends on which enable signal is asserted last, CE (or BE x) or R/ W .
7. Transition is measured 0mV from Low or High-impedance voltage with the Output Test Load (Figure 3). This parameter is guaranteed but is not production tested.
10
6.42
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PDF描述 |
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| FMM44DRKH | CONN EDGECARD 88POS DIP .156 SLD |
| FMC44DRYS-S93 | CONN EDGECARD 88POS .100 DIP SLD |
| IDT70P5258ML55BZGI | IC SRAM 128KBIT 55NS 144FBGA |
| ASM24DREI | CONN EDGECARD 48POS .156 EYELET |
| 046288030000846+ | CONN FFC/FPC 30POS .5MM R/A SMD |
相关代理商/技术参数 |
参数描述 |
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