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参数资料
| 型号： | IDT70T633S10DD |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/27页 |
| 文件大小： | 0K |
| 描述： | IC SRAM 9MBIT 10NS 144TQFP |
| 产品变化通告： | Product Discontinuation 20/Aug/2008 |
| 标准包装： | 6 |
| 格式 - 存储器： | RAM |
| 存储器类型： | SRAM - 双端口，异步 |
| 存储容量： | 9M（512K x 18） |
| 速度： | 10ns |
| 接口： | 并联 |
| 电源电压： | 2.4 V ~ 2.6 V |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 144-LQFP 裸露焊盘 |
| 供应商设备封装： | 144-TQFP（20x20） |
| 包装： | 托盘 |
| 其它名称： | 70T633S10DD |
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IDT70T633/1S
High-Speed 2.5V 512/256K x 18 Asynchronous Dual-Port Static RAM
Industrial and Commercial Temperature Ranges
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage Range (4)
70T633/1S10
Com'l
& Ind (5)
70T633/1S12
Com'l
& Ind
70T633/1S15
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
READ CYCLE
t RC
t AA
t ACE
Read Cycle Time
Address Access Time
Chip Enable Access Time (3)
10
____
____
____
10
10
12
____
____
____
12
12
15
____
____
____
15
15
ns
ns
ns
t ABE
Byte Enable Access Time
(3)
____
5
____
6
____
7
ns
t AOE
t OH
Output Enable Access Time
Output Hold from Address Change
____
3
5
____
____
3
6
____
____
3
7
____
ns
ns
t LZ
Output Low-Z Time Chip Enable and Semaphore
(1,2)
3
____
3
____
3
____
ns
t LZOB
Output Low-Z Time Output Enable and Byte Enable (1,2)
0
____
0
____
0
____
ns
t HZ
Output High-Z Time
(1,2)
0
4
0
6
0
8
ns
t PU
Chip Enable to Power Up Time (2)
0
____
0
____
0
____
ns
t PD
Chip Disable to Power Down Time
(2)
____
8
____
8
____
12
ns
t SOP
t SAA
t SOE
Semaphore Flag Update Pulse ( OE or SEM )
Semaphore Address Access Time
Semaphore Output Enable Access Time
____
2
____
4
10
5
____
2
____
6
12
6
____
2
____
8
15
7
ns
ns
ns
5670 tbl 12
AC Electrical Characteristics Over the
Operating Temperature and Supply Voltage (4)
70T633/1S10
Com'l
& Ind (5)
70T633/1S12
Com'l
& Ind
70T633/1S15
Com'l Only
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
WRITE CYCLE
t WC
Write Cycle Time
10
____
12
____
15
____
ns
t EW
Chip Enable to End-of-Write
(3)
7
____
9
____
12
____
ns
t AW
Address Valid to End-of-Write
7
____
9
____
12
____
ns
t AS
Address Set-up Time
(3)
0
____
0
____
0
____
ns
Write Enable to Output in High-Z
t WP
t WR
t DW
t DH
t WZ
Write Pulse Width
Write Recovery Time
Data Valid to End-of-Write
Data Hold Time
(1,2)
7
0
5
0
____
____
____
____
____
4
9
0
7
0
____
____
____
____
____
6
12
0
10
0
____
____
____
____
____
8
ns
ns
ns
ns
ns
t OW
t SWRD
t SPS
Output Active from End-of-Write
SEM Flag Write to Read Time
SEM Flag Contention Window
(1,2)
3
5
5
____
____
____
3
5
5
____
____
____
3
5
5
____
____
____
ns
ns
ns
5670 tbl 13
NOTES:
1. Transition is measured 0mV from Low or High-impedance voltage with Output Test Load (Figure 1).
2. This parameter is guaranteed by device characterization, but is not production tested.
3. To access RAM, CE = V IL and SEM = V IH . To access semaphore, CE = V IH and SEM = V IL . Either condition must be valid for the entire t EW time. CE = V IL when
CE 0 = V IL and CE 1 = V IH . CE = V IH when CE 0 = V IH and/or CE 1 = V IL .
4. These values are valid regardless of the power supply level selected for I/O and control signals (3.3V/2.5V). See page 6 for details.
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