参数资料
型号: IDT70T633S12BC
厂商: IDT, Integrated Device Technology Inc
文件页数: 11/27页
文件大小: 0K
描述: IC SRAM 9MBIT 12NS 256BGA
标准包装: 6
格式 - 存储器: RAM
存储器类型: SRAM - 双端口,异步
存储容量: 9M(512K x 18)
速度: 12ns
接口: 并联
电源电压: 2.4 V ~ 2.6 V
工作温度: 0°C ~ 70°C
封装/外壳: 256-LBGA
供应商设备封装: 256-CABGA(17x17)
包装: 托盘
其它名称: 70T633S12BC
IDT70T633/1S
High-Speed 2.5V 512/256K x 18 Asynchronous Dual-Port Static RAM
Waveform of Read Cycles (5)
t RC
ADDR
Industrial and Commercial Temperature Ranges
CE
t ACE
(6)
t AA
(4)
(4)
t AOE
(4)
OE
t ABE (4)
UB , LB
R/ W
t LZ /t LZOB
(1)
t OH
DATA OUT
VALID DATA
(4)
BUSY OUT
t HZ
(2)
.
t BDD
(3,4)
5670 drw 06
NOTES:
1. Timing depends on which signal is asserted last, OE , CE , LB or UB .
2. Timing depends on which signal is de-asserted first CE , OE , LB or UB .
3. t BDD delay is required only in cases where the opposite port is completing a write operation to the same address location. For simultaneous read operations BUSY
has no relation to valid output data.
4. Start of valid data depends on which timing becomes effective last: t AOE , t ACE , t AA , t ABE , or t BDD .
5. SEM = V IH .
6. CE = L occurs when CE 0 = V IL and CE 1 = V IH . CE = H when CE 0 = V IH and/or CE 1 = V IL .
Timing of Power-Up Power-Down
CE
I CC
t PU
t PD
I SB
50%
50%
5670 drw 07
.
11
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PDF描述
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